作者： Sergey Bravyi Andrew W. Cross Jay M. Gambetta Dmitri Maslov Patrick Rall Theodore J. Yoder 摘要 物理错误的累积 ， ， 阻碍了当前量子计算机上大规模算法的执行。量子纠错 通过将 个逻辑量子比特编码到更多的物理量子比特 上来提供解决方案，从而抑制物理错误，使其能够以可容忍的保真度运行所需的计算。一旦物理错误率低于依赖于量子码、综合测量电路和解码算法选择的阈值，量子纠错就能在实践中实现 。我们提出了一种端到端的量子纠错协议，该协议基于一系列低密度奇偶校验码 实现了容错存储。我们的方法在标准基于电路的噪声模型下实现了 0.7% 的错误阈值，与表面码 ， ， ， （在过去 20 年中，在错误阈值方面一直处于领先地位）相当。对于我们系列中长度为 的码，综合测量周期需要 个辅助量子比特和一个深度为 8 的电路，包含 CNOT 门、量子比特初始化和测量。所需的量子比特连接是一个度为 6 的图，由两个边不相交的平面子图组成。特别是，我们表明，在物理错误率为 0.1% 的假设下，可以使用总共 288 个物理量子比特来保存 12 个逻辑量子比特近 100 万次综合周期，而表面码则需要近 3,000 个物理量子比特才能达到所述性能。我们的研究成果使近期的量子处理器能够实现低开销的容错量子内存。 1 2 3 4 k n 5 6 7 8 9 10 n n 正文 量子计算因其能够比已知最佳经典算法更快地解决一系列计算问题而引起了关注 。人们相信，一个功能齐全的可扩展量子计算机可能有助于解决科学发现、材料研究、化学和药物设计等领域的计算问题 ， ， ， 。 5 11 12 13 14 构建量子计算机的主要障碍是量子信息的脆弱性，这是由于各种噪声源对其产生影响。由于隔离量子计算机免受外部影响和控制其执行所需计算是相互冲突的，因此噪声似乎不可避免。噪声源包括量子比特的缺陷、使用的材料、控制设备、状态制备和测量错误，以及各种外部因素，从局部人为因素（如杂散电磁场）到宇宙固有的因素（如宇宙射线）。有关总结，请参阅文献 。虽然可以通过更好的控制 、材料 和屏蔽 ， ， 来消除某些噪声源，但其他一些噪声源似乎很难甚至不可能消除。最后一类噪声可能包括离子阱中的自发辐射和受激辐射 ， ，以及超导电路中与环境的相互作用（Purcell效应） ——这涵盖了两种主要的量子技术。因此，纠错成为构建功能齐全的可扩展量子计算机的关键要求。 15 16 17 18 19 20 1 2 3 量子容错的可能性已得到充分证实 。通过将一个逻辑量子比特冗余地编码到许多物理量子比特中，可以实现通过重复测量奇偶校验算子的综合值来诊断和纠正错误。然而，只有当硬件错误率低于某个阈值时，纠错才有益，该阈值取决于特定的纠错协议。量子纠错的第一个提议，例如级联码 ， ， ，侧重于证明错误抑制的理论可能性。随着对量子纠错和量子技术能力的理解日益成熟，重点转向寻找实际的量子纠错协议。这导致了表面码 ， ， ， 的发展，它提供了接近 1% 的高错误阈值、快速解码算法以及与依赖二维（2D）方形晶格量子比特连接的现有量子处理器兼容。表面码的小样本（单个逻辑量子比特）已经由几个小组通过实验进行了演示 ， ， ， ， 。然而，由于其编码效率低下，将表面码扩展到 100 个或更多逻辑量子比特将是成本过高的。这激发了对更通用的低密度奇偶校验（LDPC）码 的研究兴趣。对 LDPC 码的近期研究表明，它们可以用更高的编码效率实现量子容错 。在这里，我们专注于 LDPC 码的研究，因为我们的目标是找到既高效又可在量子计算技术的限制下实际演示的量子纠错码和协议。 4 21 22 23 7 8 9 10 24 25 26 27 28 6 29 当奇偶校验算子仅作用于少数量子比特，并且每个量子比特仅参与少数奇偶校验时，量子纠错码就被认为是 LDPC 类型。最近已提出了几种 LDPC 码的变体，包括双曲表面码 ， ， ，超图乘积 ，平衡乘积码 ，基于有限群的双块码 ， ， ， 和量子 Tanner 码 ， 。后者已被证明 ， 在提供恒定编码率和线性距离（量化可纠正错误数量的参数）方面是渐进“良好”的。相比之下，表面码具有渐进为零的编码率和仅为平方根的距离。用高率、高距离的 LDPC 码替换表面码可能具有重要的实际意义。首先，容错开销（物理量子比特与逻辑量子比特的比例）可以显著降低。其次，高距离码在逻辑错误率方面显示出非常急剧的下降：当物理错误概率跨越阈值时，即使物理错误率略有降低，码实现的错误抑制量也可能增加几个数量级。这一特性使得高距离 LDPC 码对于可能在接近阈值状态下运行的近期演示具有吸引力。然而，人们曾认为，对于包括内存、门以及状态制备和测量错误在内的现实噪声模型，要超越表面码，可能需要超过 10,000 个物理量子比特的大型 LDPC 码 。 30 31 32 33 34 35 36 37 38 39 40 39 40 31 我们在此展示了几个具体的高率 LDPC 码示例，这些码具有数百个物理量子比特，配备了低深度综合测量电路、高效解码算法和用于处理单个逻辑量子比特的容错协议。这些码显示出接近 0.7% 的错误阈值，在接近阈值状态下表现出色，并且与表面码相比，编码开销降低了 10 倍。实现我们的纠错协议的硬件要求相对温和，因为每个物理量子比特仅与六个其他量子比特通过双量子比特门进行耦合。尽管量子比特连接图不能在 2D 网格中局部嵌入，但它可以分解为两个平面子图。正如我们下面所讨论的，这种量子比特连接非常适合基于超导量子比特的架构。 我们的码是 MacKay 等人提出的自行车码 的推广，并在文献 ， ， 中进行了更深入的研究。我们将我们的码命名为双变量自行车（BB）码，因为它们基于双变量多项式，详细信息请参阅 。它们是 Calderbank–Shor–Steane (CSS) 型 ， 的稳定码，可以通过一组由 Pauli 和 组成的六量子比特奇偶校验（稳定）算子来描述。从高层次来看，BB 码与二维环形码 相似。特别是，BB 码的物理量子比特可以放置在具有周期性边界条件的二维网格上，使得所有奇偶校验算子都可以通过对网格进行水平和垂直移动，从一对 和 奇偶校验中获得。然而，与环形码描述的菱形和顶点稳定子不同，BB 码的奇偶校验算子在几何上不是局域的。此外，每个奇偶校验作用于六个量子比特，而不是四个量子比特。我们将通过 Tanner 图 来描述该码，其中 的每个顶点代表一个数据量子比特或一个奇偶校验算子。如果第 个奇偶校验算子非平凡地作用于第 个数据量子比特（通过应用 Pauli 或 ），则奇偶校验顶点 和数据顶点 由一条边连接。例如，请参阅图 中表面码和 BB 码的 Tanner 图。任何 BB 码的 Tanner 图具有度为六的顶点和厚度 为二，这意味着它可以分解为两个边不相交的平面子图（ ）。厚度为 2 的量子比特连接非常适合通过微波谐振器耦合的超导量子比特。例如，两层耦合器及其控制线可以连接到托管量子比特的芯片的顶部和底部，然后将两面进行匹配。 41 35 36 42 方法 43 44 X Z 7 X Z G G i j X Z i j 1a,b 29 方法 ，表面码的 Tanner 图，用于比较。 ，嵌入到环面中的具有参数 [] 的 BB 码的 Tanner 图。Tanner 图的任何边都连接数据顶点和奇偶校验顶点。与寄存器 ( ) 和 ( ) 相关联的数据量子比特分别用蓝色和橙色圆圈表示。每个顶点都有六条入射边，包括四条短程边（指向北、南、东和西）和两条长程边。为避免混乱，我们仅显示几条长程边。虚线和实线边表示跨越 Tanner 图的两个平面子图，请参阅 。 ，根据文献 的描述，用于测量 和 的 Tanner 图扩展的示意图，该图附加到表面码。对应于 测量值的辅助量子比特可以通过量子隐形传态和一些逻辑幺正运算与表面码连接，从而实现所有逻辑量子比特的加载-存储操作。此扩展 Tanner 图也可通过 和 边在厚度为 2 的架构中实现（ ）。 a b q L q R 方法 c 50 X Z X A B 方法 具有参数 [[ , , ]] 的 BB 码将 个逻辑量子比特编码到 个数据量子比特中，并提供码距离 ，这意味着任何逻辑错误至少跨越 个数据量子比特。我们将 个数据量子比特分成大小为 /2 的 ( ) 和 ( ) 两个寄存器。任何奇偶校验作用于 ( ) 中的三个量子比特和 ( ) 中的三个量子比特。该码依赖于 个辅助奇偶校验量子比特来测量错误综合。我们将 个奇偶校验量子比特分成大小为 /2 的 ( ) 和 ( ) 两个寄存器，分别收集 类型和 类型的综合。总共，编码依赖于 2 个物理量子比特。因此，净编码率为 = /(2 )。例如，标准的表面码架构将 =1 个逻辑量子比特编码到 个数据量子比特中（对于距离为 的码），并使用 -1 个奇偶校验量子比特进行综合测量。净编码率为 ≈ 1/(2 )，随着人们被迫选择大的码距离（例如，由于物理错误接近阈值），这会很快变得不切实际。相比之下，BB 码的编码率 ≫ 1/ ，请参阅表 中的码示例。据我们所知，表 中所示的所有码都是新的。距离为 12 的码 [] 可能是近期演示最有希望的，因为它结合了大的距离和高的净编码率 = 1/24。相比之下，距离为 11 的表面码的净编码率为 = 1/241。下面，我们表明距离为 12 的 BB 码在实验相关的错误率范围内优于距离为 11 的表面码。 n k d k n d d n n q L q R q L q R n n n q X q Z X Z n r k n k d 2 d n r d 2 r d 2 1 1 r r 为了防止错误累积，必须能够足够频繁地测量错误综合。这是通过综合测量电路实现的，该电路将每个奇偶校验算子支持中的数据量子比特与相应的辅助量子比特通过一系列 CNOT 门进行耦合。然后测量奇偶校验量子比特，显示错误综合的值。实现综合测量电路所需的时间与其深度成正比：即由不重叠的 CNOT 组成的门层数。由于在执行综合测量电路时会继续发生新的错误，因此应最小化其深度。BB 码的完整综合测量周期在图 中进行了说明。无论码长度如何，综合周期只需要七层 CNOT 门。奇偶校验量子比特在综合周期的开始和结束时分别进行初始化和测量（有关详细信息，请参阅 ）。该电路遵守底层码的循环移位对称性。 2 方法 完整的综合测量周期依赖于七层 CNOT 门。我们提供电路的局部视图，该视图仅包括来自 ( ) 和 ( ) 寄存器的每个数据量子比特。该电路在 Tanner 图的水平和垂直移位下是对称的。每个数据量子比特通过 CNOT 门与三个 奇偶校验和三个 奇偶校验量子比特耦合：有关更多详细信息，请参阅 。 q L q R X Z 方法 完整的纠错协议执行 ≫ 1 次综合测量周期，然后调用解码器：一个经典算法，它以测量到的综合值作为输入，并输出对数据量子比特上最终错误的猜测。如果猜测的错误与实际错误模某个奇偶校验算子乘积相同，则纠错成功。在这种情况下，这两个错误对任何编码（逻辑）状态的作用相同。因此，应用猜测错误的逆运算可以将数据量子比特恢复到初始逻辑状态。否则，如果猜测的错误与实际错误在非平凡逻辑算子上的差异，则纠错失败，导致逻辑错误。我们的数值实验基于 Panteleev 和 Kalachev 提出的具有序统计的置信传播解码器（BP-OSD） 。原始工作 描述了 BP-OSD 在只有内存错误的玩具噪声模型中的应用。在这里，我们展示了如何将 BP-OSD 扩展到基于电路的噪声模型，有关详细信息，请参阅 。我们的方法密切遵循文献 ， ， ， 。 N c 36 36 补充信息 45 46 47 48 一个有噪声的综合测量电路可能包含几种类型的故障操作，例如空闲数据或奇偶校验量子比特上的内存错误、故障的 CNOT 门、量子比特初始化和测量。我们考虑基于电路的噪声模型 ，其中每个操作以概率 独立失败。逻辑错误概率 取决于错误率 、综合测量电路的细节以及解码算法。令 ( ) 为执行 次综合周期后的逻辑错误概率。定义逻辑错误率为 $p_{\mathrm{L}} \approx \frac{P_{\mathrm{L}}(N_{\mathrm{c}})}{N_{\mathrm{c}}}$. 非正式地说， 可以看作是每个综合周期的逻辑错误概率。按照惯例，我们选择 = 对于距离为 的码。图 显示了来自表 的码实现的逻辑错误率。逻辑错误率是针对 ≥ 10 通过数值计算的，并使用拟合公式（ ）外推到较低的错误率。伪阈值 定义为等式 ( ) = 的解。这里 是 个未编码量子比特至少发生一次错误的概率的估计。BB 码提供接近 0.7% 的伪阈值，请参阅表 ，这几乎与表面码 的错误阈值相同，并超过了作者所知的当时所有高率 LDPC 码的阈值。 10 p p L p P L N c N c p L N c d d 3 1 p -3 方法 p 0 p L p k p k p k 1 49 ，BB LDPC 码小样本的逻辑错误率与物理错误率。 的数值估计（菱形）是通过模拟距离为 的码的 次综合周期获得的。由于采样误差，大多数数据点的误差条大致等于 /10。 ，BB LDPC 码 [] 与具有 12 个逻辑量子比特和距离 ∈ {9, 11, 13, 15} 的表面码之间的比较。具有 12 个逻辑量子比特的距离 表面码的长度为 = 12 ，因为每个逻辑量子比特被编码到表面码格的独立 × 块中。 a p L d d p L b d d n d 2 d d 例如，假设物理错误率为 = 10 ，这是近期演示的一个实际目标。使用表 中的距离为 12 的码编码 12 个逻辑量子比特将提供 2 × 10 的逻辑错误率，这足以在近 100 万次综合周期内保存 12 个逻辑量子比特。此编码所需的总物理量子比特数为 288。表 中的距离为 18 的码需要 576 个物理量子比特，而将错误率从 10 抑制到 2 × 10 可实现近百亿次综合周期。相比之下，将 12 个逻辑量子比特编码到表面码的独立块中需要超过 3,000 个物理量子比特才能将错误率从 10 抑制到 10 （图 ）。在此示例中，距离为 12 的 BB 码与表面码相比，物理量子比特数量节省了 10 倍。 p -3 1 -7 1 -3 -12 -3 -7 3 要使量子纠错协议有用，逻辑量子比特必须可访问。幸运的是，BB LDPC 码具有作为逻辑内存所需的特性。如图 所示，利用 Cohen 等人的技术 1c
