लेखकहरू: Almudena Carrera Vazquez Caroline Tornow Diego Ristè Stefan Woerner Maika Takita Daniel J. Egger सारांश क्वान्टम कम्प्युटरहरूले क्वान्टम मेकानिक्सका नियमहरूसँग सूचना प्रशोधन गर्छन्। हालको क्वान्टम हार्डवेयर noisy छ, सूचना छोटो समयका लागि मात्र भण्डारण गर्न सक्छ र केही क्वान्टम बिटहरूमा सीमित छ, अर्थात्, qubits, जुन सामान्यतया प्लानर कनेक्टिविटीमा व्यवस्थित हुन्छन् । यद्यपि, क्वान्टम कम्प्युटिङका धेरै अनुप्रयोगहरूलाई हार्डवेयरद्वारा प्रस्तावित प्लानर जालीभन्दा बढी कनेक्टिविटीको आवश्यकता हुन्छ, जुन एकल क्वान्टम प्रोसेसिङ युनिट (QPU) मा उपलब्ध भन्दा बढी qubits को लागी हुन्छ। समुदायले शास्त्रीय सञ्चार प्रयोग गरी QPUs लाई जोडेर यी सीमाहरूलाई सम्बोधन गर्ने आशा गर्दछ, जुन अहिलेसम्म प्रयोगात्मक रूपमा प्रमाणित भएको छैन। यहाँ हामीले त्रुटि-कम गरिएका डायनामिक सर्किटहरू र सर्किट कटिङलाई प्रयोगात्मक रूपमा महसुस गर्छौं जसले 142 qubits सम्म प्रयोग गरेर आवधिक कनेक्टिविटीको आवश्यकता पर्ने क्वान्टम अवस्था सिर्जना गर्दछ, प्रत्येक 127 qubits भएको दुई QPUs लाई वास्तविक समयमा शास्त्रीय लिङ्कद्वारा जोडिएको छ। डायनामिक सर्किटमा, क्वान्टम गेटहरूलाई मध्य-सर्किट मापनको परिणामहरूद्वारा शास्त्रीय रूपमा नियन्त्रण गर्न सकिन्छ, अर्थात्, qubits को coherence समयको एक अंश भित्र। हाम्रो वास्तविक-समय शास्त्रीय लिङ्कले हामीलाई अर्को QPU मा मापनको परिणाममा आधारित एक QPU मा क्वान्टम गेट लागू गर्न सक्षम बनाउँछ। यसबाहेक, त्रुटि-कम गरिएको नियन्त्रण प्रवाहले qubit कनेक्टिविटी र हार्डवेयरको निर्देशन सेट बढाउँछ, यसरी हाम्रो क्वान्टम कम्प्युटरहरूको बहुमुखी प्रतिभा बढाउँछ। हाम्रो कार्यले देखाउँछ कि हामी त्रुटि-कम गरिएको डायनामिक सर्किटहरू प्रयोग गरेर धेरै क्वान्टम प्रोसेसरहरूलाई एकको रूपमा प्रयोग गर्न सक्छौं, जुन वास्तविक-समय शास्त्रीय लिङ्कद्वारा सक्षम गरिएको छ। 1 मुख्य क्वान्टम कम्प्युटरहरूले क्वान्टम बिटहरूमा एन्कोड गरिएको सूचनालाई युनिटरी अपरेशनहरूसँग प्रशोधन गर्छन्। यद्यपि, क्वान्टम कम्प्युटरहरू noisy हुन्छन् र अधिकांश ठूला-scale आर्किटेक्चरहरूले भौतिक qubits लाई प्लानर जालीमा व्यवस्थित गर्छन्। तैपनि, त्रुटि न्यूनीकरणका साथ वर्तमान प्रोसेसरहरूले 127 qubits को Ising मोडेलहरू सिमुलेट गर्न सक्छन् र शास्त्रीय कम्प्युटरहरूसँग ब्रूट-फोर्स दृष्टिकोणले संघर्ष गर्न थाल्ने स्तरमा अवलोकनहरू मापन गर्न सक्छन् । क्वान्टम कम्प्युटरहरूको उपयोगिता थप विस्तार र तिनीहरूको सीमित qubit कनेक्टिविटीलाई पार गर्नेमा निर्भर गर्दछ। वर्तमान noisy क्वान्टम प्रोसेसरहरूलाई विस्तार गर्नको लागि एक modular दृष्टिकोण महत्त्वपूर्ण छ र fault tolerance को लागि आवश्यक भौतिक qubits को ठूलो संख्या हासिल गर्न । Trapped ion र neutral atom आर्किटेक्चरहरूले qubits को भौतिक रूपमा ढुवानी गरेर modularity हासिल गर्न सक्छन् , । नजिकको अवधिमा, superconducting qubits मा modularity adjacent chips लाई लिङ्क गर्ने short-range interconnects द्वारा हासिल गरिन्छ , । 1 2 3 4 5 6 7 8 मध्यम अवधिमा, microwave regime मा सञ्चालन हुने long-range gate हरू लामो conventional cables मा गरिन सक्छ , , । यसले कुशल त्रुटि सुधारको लागि उपयुक्त non-planar qubit connectivity सक्षम गर्नेछ । एक दीर्घकालीन विकल्प भनेको microwave to optical transduction को लाभ उठाउँदै optical link प्रयोग गरेर remote QPUs लाई entanglement गर्ने हो , जुन हाम्रो ज्ञानमा अहिलेसम्म प्रदर्शन गरिएको छैन। यसबाहेक, डायनामिक सर्किटहरूले मध्य-सर्किट मापन (MCMs) प्रदर्शन गरेर र qubits को coherence समय भित्र gate लाई शास्त्रीय रूपमा नियन्त्रण गरेर क्वान्टम कम्प्युटरको सञ्चालनहरूको सेट विस्तार गर्दछ। तिनीहरूले algorithmic गुणस्तर र qubit connectivity बढाउँछन्। हामीले देखाए जस्तै, डायनामिक सर्किटहरूले वास्तविक-समयमा शास्त्रीय लिङ्क मार्फत QPUs लाई जोडेर modularity पनि सक्षम गर्दछ। 9 10 11 3 12 13 14 हामी एक modular आर्किटेक्चरमा long-range अन्तरक्रियाहरू लागू गर्न भर्चुअल गेटहरूमा आधारित एक complementary दृष्टिकोण अपनाउँछौं। हामी कुनै पनि स्थानमा qubits लाई जोड्छौं र quasi-probability decomposition (QPD) मार्फत entanglement को तथ्याङ्क सिर्जना गर्छौं , , । हामी Local Operations (LO) मात्र योजना लाई शास्त्रीय सञ्चार (LOCC) द्वारा augmented योजनासँग तुलना गर्छौं । LO योजना, दुई-qubit सेटिंगमा प्रदर्शन गरिएको , स्थानीय अपरेशनहरू मात्र प्रयोग गरी धेरै क्वान्टम सर्किटहरू कार्यान्वयन गर्न आवश्यक छ। यसको विपरीत, LOCC लागू गर्न, हामी दुई-qubit गेटहरू सिर्जना गर्न teleportation सर्किटमा भर्चुअल बेल जोडीहरूको उपभोग गर्छौं , । sparse र planar connectivity भएको क्वान्टम हार्डवेयरमा, कुनै पनि qubits बीच बेल जोडी सिर्जना गर्न लामो-range controlled-NOT (CNOT) gate को आवश्यकता पर्छ। यी gate हरूबाट बच्न, हामी स्थानीय अपरेशनहरूमा QPD प्रयोग गर्छौं जसले teleportation ले उपभोग गर्ने काटिएको बेल जोडीहरू उत्पन्न गर्दछ। LO लाई शास्त्रीय लिङ्कको आवश्यकता पर्दैन र त्यसैले LOCC भन्दा लागू गर्न सरल छ। यद्यपि, LOCC ले एउटा मात्र प्यारामिटराइज्ड टेम्प्लेट सर्किट मात्र आवश्यक पार्ने हुनाले, यो कम्पाइल गर्न LO भन्दा बढी कुशल छ र यसको QPD को लागत LO योजनाको लागत भन्दा कम छ। 15 16 17 16 17 18 19 20 हाम्रो कार्यले चार प्रमुख योगदानहरू गर्दछ। पहिलो, हामी ref. मा भर्चुअल गेटहरू महसुस गर्न धेरै काटिएका बेल जोडीहरू सिर्जना गर्नका लागि क्वान्टम सर्किटहरू र QPD प्रस्तुत गर्दछौं। । दोस्रो, हामी डायनामिक सर्किटहरूमा शास्त्रीय नियन्त्रण हार्डवेयरको ढिलाइबाट उत्पन्न हुने त्रुटिहरूलाई दबाउँछौं र कम गर्छौं dynamical decoupling र zero-noise extrapolation को संयोजनको साथ । तेस्रो, हामी 103-node ग्राफ स्टेटमा आवधिक सीमा सर्तहरू इन्जिनियर गर्न यी विधिहरूको लाभ उठाउँछौं। चौथो, हामी दुई अलग QPUs बीच वास्तविक-समय शास्त्रीय जडान प्रदर्शन गर्दछौं, यसरी एक शास्त्रीय लिङ्क मार्फत वितरित QPUs को प्रणालीलाई एकको रूपमा सञ्चालन गर्न सकिन्छ भनेर प्रदर्शन गर्दछौं । डायनामिक सर्किटहरूसँग संयुक्त, यसले हामीलाई दुवै चिपहरूलाई एक क्वान्टम कम्प्युटरको रूपमा सञ्चालन गर्न सक्षम बनाउँछ, जसलाई हामी 142 qubits मा फैलिएको आवधिक ग्राफ स्टेट इन्जिनियर गरेर उदाहरण दिन्छौं। हामी long-range gate हरू सिर्जना गर्ने मार्गको बारेमा छलफल गर्छौं र हाम्रो निष्कर्ष प्रदान गर्छौं। 17 21 22 23 सर्किट कटिङ हामी ठूला क्वान्टम सर्किटहरू चलाउँछौं जुन qubit संख्या वा connectivity को सीमाका कारण हाम्रो हार्डवेयरमा प्रत्यक्ष रूपमा चलाउन योग्य नहुन सक्छन्, gate हरू काटेर। सर्किट कटिङले जटिल सर्किटलाई subcircuits मा विघटन गर्दछ जुन व्यक्तिगत रूपमा चलाउन सकिन्छ , , , , , । यद्यपि, हामीले चलाउनुपर्ने सर्किटहरूको संख्या बढाउनुपर्छ, जसलाई हामी sampling overhead भन्छौं। यी subcircuits का परिणामहरू त्यसपछि मूल सर्किटको नतिजा दिनको लागि शास्त्रीय रूपमा पुन: जोडिएका हुन्छन् ( )। 15 16 17 24 25 26 विधिहरू हाम्रो कार्यको मुख्य योगदानहरू मध्ये एक LOCC संग भर्चुअल gate हरू लागू गर्नु हो, हामी देखाउँछौं कि कसरी स्थानीय अपरेशनहरू प्रयोग गरेर आवश्यक काटिएका बेल जोडीहरू सिर्जना गर्ने। यहाँ, धेरै काटिएका बेल जोडीहरूलाई प्यारामिटराइज्ड क्वान्टम सर्किटहरूद्वारा इन्जिनियर गरिन्छ, जसलाई हामी काटिएको बेल जोडी कारखाना भन्छौं (चित्र )। एकै पटकमा धेरै जोडीहरू काट्न कम sampling overhead आवश्यक पर्दछ । काटिएको बेल जोडी कारखानाले दुई छुट्टै क्वान्टम सर्किटहरू बनाउँछ, हामी प्रत्येक subcircuit लाई लामो-range gate हरू भएका qubits को नजिक राख्छौं। नतिजा स्रोत त्यसपछि teleportation सर्किटमा उपभोग गरिन्छ। उदाहरणका लागि, चित्र मा, काटिएका बेल जोडीहरू qubit जोडीहरू (0, 1) र (2, 3) मा CNOT gate हरू सिर्जना गर्न प्रयोग गरिन्छ (खण्ड ' ' हेर्नुहोस्)। 1b,c 17 1b काटिएको बेल जोडी कारखानाहरू , IBM Quantum System Two आर्किटेक्चरको चित्रण। यहाँ, दुई 127 qubit Eagle QPUs एक वास्तविक-समय शास्त्रीय लिङ्कद्वारा जोडिएका छन्। प्रत्येक QPU यसको र्याकमा यसको इलेक्ट्रोनिक्सद्वारा नियन्त्रण गरिन्छ। हामी दुबै QPUs लाई एकको रूपमा सञ्चालन गर्न दुबै र्याकहरूलाई कडा रूपमा सिंक्रनाइज गर्छौं। , LOCC प्रयोग गरेर qubit जोडीहरू ( 0, 1) र ( 2, 3) मा भर्चुअल CNOT gate हरू लागू गर्नको लागि टेम्प्लेट क्वान्टम सर्किट, teleportation सर्किटमा काटिएको बेल जोडीहरू उपभोग गरेर। बैजनी दोहोरो रेखाहरू वास्तविक-समय शास्त्रीय लिङ्कलाई जनाउँछन्। , दुई एकसाथ काटिएका बेल जोडीहरूका लागि काटिएको बेल जोडी कारखानाहरू 2( )। QPD मा कुल 27 फरक प्यारामिटर सेटहरू छन्। यहाँ, । a b q q q q c C θ i θ i आवधिक सीमा सर्तहरू हामी ibm_kyiv, एक Eagle प्रोसेसर मा आवधिक सीमा सर्तहरू भएको ग्राफ स्टेट | ⟩ निर्माण गर्छौं, जुन यसको भौतिक connectivity द्वारा लगाइएका सीमाहरूभन्दा बाहिर जान्छ (खण्ड ' ' हेर्नुहोस्)। यहाँ, मा ∣ ∣ = 103 नोडहरू छन् र चार लामो-range किनाराहरू lr = {(1, 95), (2, 98), (6, 102), (7, 97)} Eagle प्रोसेसरको माथिल्लो र तल्लो qubits बीच आवश्यक पर्दछ (चित्र )। हामी प्रत्येक नोड ∈ मा नोड स्टेबिलाइजरहरू र प्रत्येक किनारा ( , ) ∈ मा उत्पाद द्वारा बनेका किनारा स्टेबिलाइजरहरू मापन गर्छौं। यी स्टेबिलाइजरहरूबाट, हामी एन्ट्याङ्गलमेन्ट साक्षी , निर्माण गर्छौं, जुन किनारा ( , ) ∈ मा द्विपक्षीय एन्ट्याङ्गलमेन्ट भएमा ऋणात्मक हुन्छ (ref. ) (खण्ड ' ' हेर्नुहोस्)। हामी द्विपक्षीय एन्ट्याङ्गलमेन्टमा ध्यान केन्द्रित गर्छौं किनभने यो त्यो स्रोत हो जुन हामी भर्चुअल gate हरू प्रयोग गरेर पुन: सिर्जना गर्न चाहन्छौं। दुई भन्दा बढी पक्षहरू बीचको एन्ट्याङ्गलमेन्टको साक्षीहरू मापन गर्दा केवल गैर-भर्चुअल gate हरू र मापनहरूको गुणस्तर मापन गर्दछ, जसले भर्चुअल gate हरूको प्रभावलाई कम स्पष्ट बनाउँछ। 1 G ग्राफ स्टेटहरू G V E 2a i V Si i j E SiSj i j E 27 एन्ट्याङ्गलमेन्ट साक्षी , हेवी-हेक्सागोनल ग्राफलाई किनाराहरू (1, 95), (2, 98), (6, 102) र (7, 97) जसलाई निलो रंगले हाइलाइट गरिएको छ, द्वारा आफूमाथि फोल्ड गरेर ट्युबुलर रूपमा बनाइएको छ। हामी यी किनाराहरू काट्छौं। , नोड स्टेबिलाइजरहरू (माथि) र साक्षीहरू , (तल), काटिएका किनाराहरूसँग नजिकका नोडहरू र किनाराहरूका लागि 1 मानक विचलन सहित। ठाडो ड्यास गरिएका रेखाहरूले स्टेबिलाइजरहरू र साक्षीहरूलाई काटिएका किनाराहरूबाट तिनीहरूको दूरी अनुसार समूहबद्ध गर्दछ। , स्टेबिलाइजर त्रुटिहरूको संचयी वितरण कार्य। ताराहरूले नोड स्टेबिलाइजरहरू लाई सङ्केत गर्छन् जसको किनारा लामो-range gate द्वारा कार्यान्वयन गरिएको छ। ड्रप गरिएको किनारा बेन्चमार्कमा (ड्यास-डोटेड रातो रेखा), लामो-range gate हरू कार्यान्वयन गरिएका छैनन् र ताराले सङ्केत गरेका स्टेबिलाइजरहरूमा यसैले इकाई त्रुटि हुन्छ। खैरो क्षेत्र काटिएकाबाट प्रभावित नोड स्टेबिलाइजरहरूसँग सम्बन्धित सम्भाव्यता मास हो। – , दुई-आयामी लेआउटहरूमा, हरियो नोडहरूले 95, 98, 102 र 97 लाई काटिएका किनाराहरू देखाउन डुप्लिकेट गर्दछ। मा नीलो नोडहरू काटिएको बेल जोडीहरू सिर्जना गर्नका लागि qubit स्रोतहरू हुन्। नोड को रङ मापन गरिएको स्टेबिलाइजरको निरपेक्ष त्रुटि ∣ − 1∣ हो, जस्तै रङ बारद्वारा सङ्केत गरिएको छ। एक किनारा कालो हुन्छ यदि 99% विश्वास स्तरमा एन्ट्याङ्गलमेन्ट तथ्याङ्कहरू पत्ता लगाइयो भने र बैजनी यदि होइन भने। मा, लामो-range gate हरू SWAP gate हरू प्रयोग गरी कार्यान्वयन गरिन्छन्। मा, समान gate हरू LOCC प्रयोग गरी कार्यान्वयन गरिन्छन्। मा, तिनीहरू बिल्कुलै कार्यान्वयन गरिएका छैनन्। a b Sj c Sj d f e i Si d e f हामी | ⟩ तीन फरक विधिहरू प्रयोग गरेर तयार गर्छौं। हार्डवेयर-native किनाराहरू सधैं CNOT gate हरू प्रयोग गरी कार्यान्वयन गरिन्छन् तर आवधिक सीमा सर्तहरू (1) SWAP gate हरू, (2) LOCC र (3) LO प्रयोग गरी सम्पूर्ण जालीभरि qubits लाई जोड्नका लागि कार्यान्वयन गरिन्छन्। LOCC र LO बीचको मुख्य भिन्नता भनेको दुई-q qubits मापन परिणामहरूमा निर्भर गरी एक-q qubits gate हरूको एक निश्चित थपिएको ढिलाइ हो, जहाँ काटहरूको संख्या हो। प्रत्येक 22 मामलाहरूले उपयुक्त qubits मा र/वा gate हरूको एक अद्वितीय संयोजन ट्रिगर गर्दछ। मापन परिणामहरू प्राप्त गर्ने, सम्बन्धित मामिला निर्धारण गर्ने र यसमा आधारित कार्य गर्ने वास्तविक समयमा नियन्त्रण हार्डवेयरद्वारा गरिन्छ, जसमा निश्चित थपिएको ढिलाइको लागत लाग्छ। हामी zero-noise extrapolation र staggered dynamical decoupling , (खण्ड ' ' हेर्नुहोस्) प्रयोग गरेर यो ढिलाइबाट उत्पन्न हुने त्रुटिहरूलाई कम गर्छौं र दबाउँछौं। G n n X Z 22 21 28 त्रुटि-कम गरिएका क्वान्टम सर्किट स्विच निर्देशनहरू हामी SWAP, LOCC र LO कार्यान्वयनहरूलाई ′ = ( , ′) मा हार्डवेयर-native ग्राफ स्टेटसँग बेन्चमार्क गर्छौं, जुन लामो-range gate हरू हटाएर प्राप्त गरिएको छ, अर्थात् ′ = lr। यसैले | ′⟩ तयार गर्ने सर्किटलाई Eagle प्रोसेसरको हेवी-हेक्सागोनल टोपोलोजी पछ्याउँदै तीन तहमा व्यवस्थित गरिएको 112 CNOT gate हरूको आवश्यकता पर्दछ। यो सर्किटले | ⟩ का नोड र किनारा स्टेबिलाइजरहरू मापन गर्दा ठूला त्रुटिहरू रिपोर्ट गर्नेछ किनभने यो | ′⟩ कार्यान्वयन गर्न डिजाइन गरिएको हो। हामी यो हार्डवेयर-native बेन्चमार्कलाई ड्रप गरिएको किनारा बेन्चमार्क भन्छौं। स्वैप-आधारित सर्किटलाई लामो-range किनाराहरू lr सिर्जना गर्न थप 262 CNOT gate हरूको आवश्यकता पर्दछ, जसले मापन गरिएको स्टेबिलाइजरहरूको मानलाई नाटकीय रूपमा घटाउँछ (चित्र )। यसको विपरीत, LOCC र LO को lr कार्यान्वयनलाई SWAP gate हरूको आवश्यकता पर्दैन। काटिएको gate मा संलग्न नभएका नोडहरूका लागि तिनीहरूको नोड र किनारा स्टेबिलाइजरका त्रुटिहरू ड्रप गरिएको किनारा बेन्चमार्कलाई नजिकबाट पछ्याउँछन् (चित्र )। यसको विपरीत, भर्चुअल gate संलग्न भएका स्टेबिलाइजरहरूमा ड्रप गरिएको किनारा बेन्चमार्क र स्वैप कार्यान्वयन भन्दा कम त्रुटि हुन्छ (चित्र , तारा मार्करहरू)। समग्र गुणस्तर मेट्रिकको रूपमा, हामी पहिले नोड स्टेबिलाइजरहरूमा निरपेक्ष त्रुटिहरूको योगफल रिपोर्ट गर्छौं, अर्थात्, ∑ ∈ ∣ − 1∣ (विस्तारित डेटा तालिका )। ठूलो SWAP ओभरहेड 44.3 निरपेक्ष त्रुटिको लागि जिम्मेवार छ। ड्रप गरिएको किनारा बेन्चमार्कमा 13.1 त्रुटि काटिएका चार नोडहरूमा केन्द्रित छ (चित्र , तारा मार्करहरू)। यसको विपरीत, LOCC र LO त्रुटिहरू MCMs द्वारा प्रभावित हुन्छन्। हामी LOCC को LO मा 1.9 अतिरिक्त त्रुटि teleportation सर्किट र काटिएका बेल जोडीहरूमा ढिलाइ र CNOT gate हरूलाई श्रेय दिन्छौं। SWAP-आधारित नतिजाहरूमा, 99% विश्वास स्तरमा 116 किनाराहरूमा एन्ट्याङ्गलमेन्ट पत्ता लगाउँदैन (चित्र )। LO र LOCC कार्यान्वयनका लागि, 99% विश्वास स्तरमा का सबै किनाराहरूमा द्विपक्षीय एन्ट्याङ्गलमेन्टको तथ्याङ्कहरू अवलोकन गर्दछ (चित्र )। यी मेट्रिक्सले देखाउँछन् कि भर्चुअल लामो-range gate हरू तिनीहरूको SWAPs मा विघटन भन्दा कम त्रुटि भएका स्टेबिलाइजरहरू उत्पादन गर्छन्। यसबाहेक, तिनीहरू एन्ट्याङ्गलमेन्टको तथ्याङ्कहरू प्रमाणित गर्नका लागि पर्याप्त रूपमा कम विचलन राख्छन्। G V E E EE G G G E 2b–d E 2b,c 2c i V Si 1 2c 2b,d G 2e दुई QPU हरूलाई एकको रूपमा सञ्चालन गर्ने हामी अब 127 qubits प्रत्येक भएका दुई Eagle QPUs लाई वास्तविक-समय शास्त्रीय जडान मार्फत एकल QPU मा संयोजन गर्छौं। उपकरणहरूलाई एकल, ठूलो प्रोसेसरको रूपमा सञ्चालन गर्दा ठूलो qubit दर्तामा फैलिएका क्वान्टम सर्किटहरू कार्यान्वयन गर्ने समावेश हुन्छ। युनिटरी गेटहरू र मापनहरू मर्ज गरिएको QPU मा एकैसाथ चल्नुका अलावा, हामी दुवै उपकरणहरूमा कार्य गर्ने gate हरू प्रदर्शन गर्न डायनामिक सर्किटहरू प्रयोग गर्छौं। यो कडा समक्रमण र भौतिक रूपमा अलग उपकरणहरू बीच द्रुत शास्त्रीय सञ्चार द्वारा सक्षम गरिएको छ जुन मापन परिणामहरू सङ्कलन गर्न र सम्पूर्ण प्रणालीमा नियन्त्रण प्रवाह निर्धारण गर्न आवश्यक छ । 29 हामी 134 qubits मा ग्राफ स्टेट इन्जिनियर गरेर यो वास्तविक-समय शास्त्रीय जडानको परीक्षण गर्छौं, जुन दुबै QPUs बाट गुज्रने हेवी-हेक्सागोनल रिंगहरूबाट बनेको छ (चित्र )। यी रिंगहरू दुई-स्तरीय प्रणाली र पठन समस्याहरूले ग्रस्त qubits लाई बाहेक गरेर छनोट गरिएको थियो जसले उच्च-गुणस्तरको ग्राफ स्टेट सुनिश्चित गर्दछ। यो ग्राफले त्रि-आयामीमा एक रिंग बनाउँछ र चार लामो-range gate हरू आवश्यक पर्दछ जुन हामी LO र LOCC प्रयोग गरेर कार्यान्वयन गर्छौं। पहिले जस्तै, LOCC प्रोटोकललाई काटिएको बेल जोडीहरूको लागि प्रति काटिएको gate दुई अतिरिक्त qubits आवश्यक पर्दछ। अघिल्लो खण्डमा जस्तै, हामी दुवै QPUs लाई फैलाउने gate हरूलाई लागू नगर्ने ग्राफसँग हाम्रो नतिजाहरू बेन्चमार्क गर्छौं। उपकरणहरू बीच कुनै क्वान्टम लिङ्क नभएको हुनाले, SWAP gate हरू प्रयोग गरेर बेन्चमार्क असम्भव छ। जब हामी LO र LOCC प्रयोग गरेर ग्राफलाई 99% विश्वास स्तरमा लागू गर्छौं तब सबै किनाराहरूले द्विपक्षीय एन्ट्याङ्गलमेन्टको तथ्याङ्कहरू प्रदर्शन गर्छन्। यसबाहेक, LO र LOCC स्टेबिलाइजरहरूले काटिएको gate बाट प्रभावित नभएका नोडहरूको लागि ड्रप गरिएको किनारा बेन्चमार्क जस्तै गुणस्तर राख्छन् (चित्र )। लामो-range gate हरूबाट प्रभावित स्टेबिलाइजरहरूमा ड्रप गरिएको किनारा बेन्चमार्कको तुलनामा त्रुटिमा ठूलो कमी छ। नोड स्टेबिलाइजरहरूमा निरपेक्ष त्रुटिहरूको योगफल ∑ ∈ ∣ − 1∣, ड्रप गरिएको किनारा बेन्चमार्क, LOCC र LO का लागि क्रमशः 21.0, 19.2 र 12.6 छ। पहिले जस्तै, हामी LOCC को LO मा 6.6 अतिरिक्त त्रुटिहरूलाई teleportation सर्किट र काटिएका बेल जोडीहरूमा ढिलाइ र CNOT gate हरूलाई श्रेय दिन्छौं। LOCC नतिजाहरूले देखाउँछन् कि कसरी एक डायनामिक क्वान्टम सर्किट जसमा दुई subcircuits वास्तविक-समय शास्त्रीय लिङ्कद्वारा जोडिएका छन्, दुई अन्यथा छुट्टिएका QPUs मा चलाउन सकिन्छ। LO नतिजाहरू एकै उपकरणमा 127 qubits को साथ run-time को अतिरिक्त कारकको लागतमा प्राप्त गर्न सकिन्छ किनकि subcircuits क्रमशः चलाउन सकिन्छ। 3 3c i V Si
