```html 著者: Almudena Carrera Vazquez Caroline Tornow Diego Ristè Stefan Woerner Maika Takita Daniel J. Egger 概要 量子コンピュータは、量子力学の法則を用いて情報を処理します。現在の量子ハードウェアはノイズが多く、情報を短時間しか保持できず、通常は平面的な接続で配置される少数の量子ビット、すなわちキュービットに限定されています [1]。しかし、量子コンピューティングの多くのアプリケーションでは、単一の量子処理ユニット（QPU）で利用可能な数よりも多くのキュービットを持つ、ハードウェアが提供する平面格子よりも多くの接続性が必要です。このコミュニティは、古典的な通信を用いてQPUを接続することによってこれらの制限に対処することを望んでいますが、これはまだ実験的に証明されていません。ここでは、エラー軽減された動的回路と回路切断を実験的に実現し、142個までのキュービットを使用して、それぞれ127個のキュービットを持ち、古典的なリンクでリアルタイムに接続された2つのQPUにまたがる周期的な接続性を必要とする量子状態を作成します。動的回路では、量子ゲートは、実行時間内、すなわちキュービットのコヒーレンス時間のごく一部の内で、中間回路測定の結果によって古典的に制御できます。当社のリアルタイム古典リンクにより、別のQPUでの測定結果に基づいて、一方のQPUで量子ゲートを適用できます。さらに、エラー軽減された制御フローは、キュービットの接続性とハードウェアの命令セットを強化し、それによって当社の量子コンピュータの汎用性を高めます。当社の研究は、リアルタイムの古典リンクによって可能になるエラー軽減された動的回路を使用して、複数の量子プロセッサを1つとして使用できることを示しています。 メイン 量子コンピュータは、ユニタリ演算でエンコードされた量子ビットの情報を処理します。しかし、量子コンピュータはノイズが多く、ほとんどの大規模アーキテクチャは物理的なキュービットを平面格子に配置しています。それにもかかわらず、エラー軽減を備えた現在のプロセッサは、古典的なコンピュータによる総当たりアプローチが苦労し始める規模で、127個のキュービットのハードウェアネイティブなイジングモデルをすでにシミュレートし、観測量を測定できます [1]。量子コンピュータの有用性は、さらなるスケーリングと接続性の制限の克服にかかっています。モジュラーアプローチは、現在のノイズの多い量子プロセッサのスケーリング [2] およびフォールトトレランスに必要な多数の物理キュービットの達成 [3] に重要です。トラップイオンおよび中性原子アーキテクチャは、キュービットを物理的に輸送することによってモジュラリティを達成できます [4, 5]。近い将来、超伝導キュービット [6] のモジュラリティは、隣接するチップをリンクする短距離相互接続によって達成されます [7, 8]。 中期的には、マイクロ波領域で動作する長距離ゲートが、長くて従来のケーブル [9-11] を介して実行される可能性があります。これにより、効率的なエラー訂正 [3] に適した非平面キュービット接続が可能になります。長期的には、マイクロ波から光学への変換 [12] を利用する光学リンクを使用してリモートQPUをエンタングルすることが代替案ですが、我々の知る限り、まだ実証されていません。さらに、動的回路は、中間回路測定（MCM）を実行し、キュービットのコヒーレンス時間内にゲートを古典的に制御することによって、量子コンピュータの操作セットを広げます。これらは、アルゴリズムの品質 [13] とキュービットの接続性 [14] を向上させます。これから示すように、動的回路は、古典的なリンクを介してリアルタイムでQPUを接続することによって、モジュラリティも可能にします。 私たちは、モジュラーアーキテクチャで長距離相互作用を実装するために、仮想ゲートに基づいた補完的なアプローチを採用しています。任意の場所のキュービットを接続し、準確率分解（QPD） [15-17] を介してエンタングルメントの統計を作成します。ローカル操作（LO）のみのスキーム [16] と、古典通信（LOCC）によって強化されたスキーム [17] を比較します。2キュービット設定 [18] で実証されたLOスキームは、ローカル操作のみで複数の量子回路を実行する必要があります。対照的に、LOCCを実装するために、テレポート回路で仮想ベルペアを消費して2キュービットゲートを作成します [19, 20]。キュービット接続が疎で平面的な量子ハードウェアでは、任意のキュービット間にベルペアを作成するために長距離制御NOT（CNOT）ゲートが必要です。これらのゲートを回避するために、ローカル操作でのQPDを使用して、テレポートが消費するカットベルペアの結果として得られます。LOは古典的なリンクを必要としないため、LOCCよりも実装が簡単です。しかし、LOCCは単一のパラメーター化されたテンプレート回路しか必要としないため、LOよりもコンパイル効率が高く、QPDのコストはLOスキームのコストよりも低くなります。 私たちの研究は4つの主要な貢献をしています。第一に、参照[17]の仮想ゲートを実装するために、複数のカットベルペアを作成するための量子回路とQPDを提示します。第二に、動的回路における古典制御ハードウェアの遅延に起因するエラーを、ダイナミカルデカップリングとゼロノイズ外挿の組み合わせ [21, 22] で抑制および軽減します。第三に、これらの手法を活用して、103ノードのグラフ状態に周期的な境界条件をエンジニアリングします。第四に、2つの別個のQPU間のリアルタイム古典接続を実証し、それによって分散QPUシステムが古典リンクを介して1つとして操作できることを示します [23]。動的回路と組み合わせることで、これら2つのチップを単一の量子コンピュータとして操作できるようになり、142個のキュービットにまたがる周期的なグラフ状態をエンジニアリングすることによってこれを例示します。長距離ゲートを作成するためのパスを説明し、結論を提示します。 回路切断 キュービット数や接続性の制限により、ハードウェアで直接実行できない可能性のある大規模な量子回路を、ゲートを切断することによって実行します。回路切断は、複雑な回路を個別に実行できるサブ回路に分解します [15-17, 24-26]。ただし、実行する回路の数が増加します。これをサンプリングオーバーヘッドと呼びます。これらのサブ回路の結果は、元の回路の結果を生成するために古典的に再結合されます（[Sec6 Methods]）。 私たちの研究の主要な貢献の1つはLOCCで仮想ゲートを実装することであるため、ローカル操作で必要なカットベルペアを生成する方法を示します。ここで、複数のカットベルペアは、パラメーター化された量子回路によってエンジニアリングされます。これをカットベルペアファクトリと呼びます（[Fig. 1b,c]）。同時に複数のペアを切断すると、サンプリングオーバーヘッドが低くなります [17]。カットベルペアファクトリは2つの分離した量子回路を形成するため、各サブ回路を長距離ゲートを持つキュービットの近くに配置します。結果のソースは、テレポート回路で消費されます。たとえば、[Fig. 1b]では、カットベルペアは、キュービットペア（0, 1）および（2, 3）でCNOTゲートを作成するために消費されます（[Sec11 Cut Bell pair factories]参照）。 、IBM Quantum System Twoアーキテクチャの描写。ここでは、2つの127キュービットEagle QPUがリアルタイムの古典リンクで接続されています。各QPUは、ラック内の電子機器によって制御されています。両方のラックを厳密に同期させて、両方のQPUを1つとして操作します。 、テレポート回路でカットベルペアを消費することにより、LOCCでキュービットペア（ 0、 1）および（ 2、 3）の仮想CNOTゲートを実装するためのテンプレート量子回路。紫色の二重線はリアルタイムの古典リンクに対応します。 、2つの同時カットベルペアのカットベルペアファクトリ 2( )。QPDは合計27個の異なるパラメーターセット を持っています。ここでは、。 a b q q q q c C θ i θ i 周期的な境界条件 Eagleプロセッサ [1] のibm_kyiv上で、その物理的な接続性によって課される制限を超えて、周期的な境界条件を持つグラフ状態| ⟩を構築します（[Sec13 Graph states]参照）。ここでは、 は∣ ∣=103ノードを持ち、Eagleプロセッサの上下のキュービット間に4つの長距離エッジ lr={(1, 95), (2, 98), (6, 102), (7, 97)}を必要とします（[Fig. 2a]）。各ノード ∈ でノードスタビライザー を測定し、各エッジ（ 、 ）∈ にわたる積 によって形成されるエッジスタビライザーを測定します。これらのスタビライザーから、エンタングルメント証拠 を構築します。これは、エッジ（ 、 ）∈ にわたって二部エンタングルメントがある場合に負になります（[Ref. 27]）（[Sec14 Entanglement witness]参照）。二部エンタングルメントに焦点を当てます。これは、仮想ゲートで再現したいリソースであるためです。2つ以上の当事者間のエンタングルメントの証拠を測定すると、仮想ゲートではないゲートと測定の品質のみが測定されるため、仮想ゲートの影響はより不明瞭になります。 G G V E i V S i i j E S i S j i j E 、ヘビーヘキサグラフは、青色で強調されたエッジ（1, 95）、（2, 98）、（6, 102）、および（7, 97）によって、チューブ状の形に折りたたまれています。これらのエッジを切断します。 、ノードスタビライザー （上）と証拠 、（下）、長距離エッジに近いノードとエッジの1標準偏差。垂直破線は、スタビライザーと証拠をカットエッジからの距離でグループ化します。 、スタビライザーエラーの累積分布関数。星は、エッジが長距離ゲートによって実装されているノードスタビライザー を示しています。ドロップエッジベンチマーク（破線赤線）では、長距離ゲートは実装されておらず、星印のスタビライザーは単位エラーになります。灰色の領域は、カットの影響を受けるノードスタビライザーに対応する確率質量です。 – 、2次元レイアウトでは、緑色のノードはノード95、98、102、および97を複製して、カットエッジを示します。 の青色のノードは、カットベルペアを作成するためのキュービットリソースです。ノード の色は、測定されたスタビライザーの絶対誤差∣ −1∣であり、カラーバーで示されています。エッジが黒色なのは、99％の信頼レベルでエンタングルメント統計が検出された場合、紫色なのは検出されなかった場合です。 では、長距離エッジはSWAPゲートで実装されています。 では、同じゲートがLOCCで実装されています。 では、それらは実装されていません。 a b S j c S j d f e i S i d e f | ⟩を3つの異なる方法で準備します。ハードウェアネイティブエッジは常にCNOTゲートで実装されますが、周期的な境界条件は（1）SWAPゲート、（2）LOCC、（3）LOを使用して格子全体に接続して実装されます。LOCCとLOの主な違いは、2 個の測定結果の数に依存するフィードフォワード操作であり、 はカットの数です。22 個のケースのうち、それぞれが適切なキュービット上の ゲートおよび/または ゲートの一意の組み合わせをトリガーします。測定結果の取得、対応するケースの決定、およびそれに基づくアクションは、制御ハードウェアによってリアルタイムで実行されますが、固定の追加遅延が発生します。ゼロノイズ外挿 [22] と、ずらされたダイナミカルデカップリング [21, 28]（[Sec10 Error-mitigated quantum circuit switch instructions]参照）で、この遅延に起因するエラーを軽減および抑制します。 G n n n X Z SWAP、LOCC、およびLO実装の| ⟩を、長距離ゲートを除外したハードウェアネイティブグラフ状態 ′=( , ′)でベンチマークします。つまり、 ′= lr。| ′⟩を準備する回路は、Eagleプロセッサのヘビーヘキサゴナルトポロジーに従って3層に配置された112個のCNOTゲートしか必要としません。この回路は、| ⟩のノードおよびエッジスタビライザーを、カットゲート上のノードで測定すると、| ′⟩を実装するように設計されているため、大きなエラーを報告します。このハードウェアネイティブベンチマークをドロップエッジベンチマークと呼びます。スワップベースの回路は、長距離エッジ lrを作成するために追加の262個のCNOTゲートを必要とし、測定されたスタビライザーの値が大幅に低下します（[Fig. 2b–d]）。対照的に、LOCCおよびLO実装のエッジ lrはSWAPゲートを必要としません。カットゲートに関与しないノードのノードおよびエッジスタビライザーのエラーは、ドロップエッジベンチマークに密接に従います（[Fig. 2b,c]）。逆に、仮想ゲートが関与するスタビライザーは、ドロップエッジベンチマークおよびスワップ実装よりもエラーが少なくなります（[Fig. 2c]、星印）。全体的な品質指標として、まずノードスタビライザーの絶対誤差の合計、すなわち∑ ∈ ∣ −1∣（[Extended Data Table 1]）を報告します。大きなSWAPオーバーヘッドが44.3の合計絶対誤差の原因です。ドロップエッジベンチマークの13.1のエラーは、4つのカットにある8つのノードによって支配されます（[Fig. 2c]、星印）。対照的に、LOおよびLOCCのエラーはMCMの影響を受けます。LOCCがLOよりも1.9多くエラーがあるのは、テレポート回路およびカットベルペアの遅延とCNOTゲートに起因すると考えています。SWAPベースの結果では、=99％の信頼レベルで35/116エッジにわたってエンタングルメントを検出しません（[Fig. 2b,d]）。LOおよびLOCC実装では、= のすべてのエッジにわたる二部エンタングルメントの統計を99％の信頼レベルで検証します（[Fig. 2e]）。これらの指標は、仮想長距離ゲートがスワップへの分解よりも小さな誤差を持つスタビライザーを生成することを示しています。さらに、それらはエンタングルメントの統計を検証するのに十分な低分散を維持します。 G G V E E EE G G G E E i V S i G 2つのQPUを1つとして操作する 次に、127個のキュービットを持つ2つのEagle QPUを、リアルタイムの古典接続を介して単一のQPUに結合します。デバイスを単一の、より大きなプロセッサとして操作することは、マージされたQPUで同時に実行される量子ゲートと測定に加えて、両方のデバイスのキュービットに作用するゲートを実行するために動的回路を使用することを含みます。これは、システム全体で測定結果を収集し、制御フローを決定するために必要な、物理的に分離された機器間の厳密な同期と高速な古典通信によって可能になります [29]。 このリアルタイム古典接続をテストするために、[Fig. 3]に示すように、両方のQPUを通過するヘビーヘキサゴナルリングから構築された134個のキュービット上にグラフ状態をエンジニアリングします。これらのリングは、2レベルシステムと読み出しの問題があるキュービットを除外することによって選択され、高品質のグラフ状態を保証します。このグラフは3次元でリングを形成し、LOとLOCCで実装する4つの長距離ゲートを必要とします。前述のように、LOCCプロトコルはカットゲートごとに2つの追加のキュービットをカットベルペアに必要とします。前のセクションと同様に、QPUをまたぐエッジを実装しないグラフで結果をベンチマークします。デバイス間に量子リンクがないため、SWAPゲートを使用したベンチマークは不可能です。LOとLOCCでグラフを実装したときに、すべてのエッジが99％の信頼レベルで二部エンタングルメントの統計を示します。さらに、LOおよびLOCCスタビライザーは、長距離ゲートの影響を受けないノードについて、ドロップエッジベンチマークと同じ品質を持ちます（[Fig. 3c]）。長距離ゲートの影響を受けるスタビライザーは、ドロップエッジベンチマークと比較してエラーが大幅に削減されています。ノードスタビライザーの絶対誤差の合計∑ ∈ ∣ −1∣は、ドロップエッジベンチマーク、LOCC、およびLOでそれぞれ21.0、19.2、12.6です。以前と同様に、LOCCがLOよりも6.6多くエラーがあるのは、テレポート回路およびカットベルペアの遅延とCNOTゲートに起因すると考えています。LOCCの結果は、2つのサブ回路がリアルタイムの古典リンクで接続された動的量子回路が、それ以外は分離された2つのQPUで実行できることを示しています。LOの結果は、サブ回路を逐次実行できるため、追加の実行時間係数2のコストで127個のキュービットを持つ単一デバイスで取得できます。 i V S i 、3次元で示された周期的な境界を持つグラフ状態。青いエッジはカットエッジです。 、単一デバイスとして操作される2つのEagle QPUの結合マップ、254個のキュービット。紫色のノードは のグラフ状態を形成するキュービットであり、青色のノードはカットベルペアに使用されます。 、 、スタビライザー（ ）およびエッジ証拠（ ）の絶対誤差、LOCC（実線緑）およびLO（実線オレンジ）で実装され、ドロップエッジベンチマークグラフ（点線赤）で のグラフ状態について。 および では、星印はカットの影響を受けるスタビライザーおよびエッジ証拠を示しています。 および では、灰色の領域は、それぞれノードスタビライザーおよびエッジ証拠、カットの影響を受ける確率質量です。 および では、LO実装がドロップエッジベンチマークを上回っていることがわかります。これは、これらのデータがベンチマークおよびLOCCデータとは別の日に取得されたため、デバイス条件が良好であることに起因すると考えています。 a b a c d c d a c d c d c d 考察と結論 LOおよびLOCCで長距離ゲートを実装しました。これらのゲートを使用して、103ノードの平面格子に周期的な境界条件をエンジニアリングし、2つのEagleプロセッサをリアルタイムで接続して134個のキュービット上のグラフ状態を作成し、単一チップの能力を超えました。ここでは、動的回路のスケーラブルな特性を強調するために、グラフ状態をアプリケーションとして実装することを選択しました。当社のカットベルペアファクトリは、参照[17]で提示されたLOCCスキームを可能にします。LOおよびLOCCプロトコルの両方が、ハードウェアネイティブベンチマークに密接に一致する高品質の結果を提供します。回路切断は、測定された観測値の分散を増加させます。証拠の統計テストで示されるように、LOおよびLOCCスキームの両方で分散を制御下に保つことができます。測定された分散の詳細な議論は、[Supplementary Information]にあります。 QPDによる分散増加が、サンプリングオーバーヘッドの削減に焦点を当てた研究の理由です。最近、複数の2キュービットゲートを並列に切断すると、LOCCと同じサンプリングオーバーヘッドで最適なLO QPDが得られることが示されましたが、追加のアンシラキュービットとリセットが必要になる場合があります [30, 31]。LOCCでは、QPDはベルペアを切断するためだけに必要です。このコストのかかるQPDは、複数のチップにわたってエンタングルメントを配布することによって削除できます（つまり、ショットオーバーヘッドなし）[32, 33]。近い将来から中期的には、これは従来のケーブル [10, 34, 35] を介したマイクロ波領域でのゲート操作によって、または長期的には光学-マイクロ波変換 [36-38] によって行うことができます。エンタングルメント配布は通常ノイズが多く、最大でエンタングルされていない状態になる可能性があります。しかし、ゲートテレポートは最大でエンタングルされたリソースを必要とします。それにもかかわらず、最大でエンタングルされていない状態は、QPDのサンプリングコスト [39] を削減し、最大でエンタングルされていない状態の複数のコピーを、量子回路の実行中またはショット間に最大250μsになる可能性のある遅延中に、テレポート用の純粋な状態に蒸留 [40] することができます [41]。これらの設定と組み合わせると、当社のエラー軽減および抑制された動的回路は、回路切断のサンプリングオーバーヘッドなしで、モジュラー量子コンピューティングアーキテクチャを可能にします。 アプリケーション設定では、回路切断はハミルトニアンシミュレーション [42] に役立つ可能性があります。ここで、回路切断のコストは、カットボンドの強度に経過時間に応じた指数関数的です。したがって、このコストは、弱いボンドおよび/または短い経過時間では妥当である可能性があります。さらに、参照[42]で提示されたLOスキームは、ハダマールテストでアンシラキュービットを必要としますが、同じボンドがトロッター化された時間進化で複数回切断された場合、動的回路を介したリセットが必要になります。 回路切断は、ワイヤとゲートの両方に適用できます。結果の量子回路は類似した構造を持っているため、当社の方法は両方のケースに適用可能です。当社のリアルタイム古典リンクは、長距離ゲートを実装し、分離された量子プロセッサを古典的に結合します。提示したカットベルペアは、当社の研究を超える価値があります。たとえば、これらのペアは、動的回路に依存する測定ベース量子コンピューティングで回路を切断するために直接使用できます [14]。これはLOでも達成可能であり、結果は動的回路を使用した当社の実行設定と同じになります。さらに、ずらされたダイナミカルデカップリングとゼロノイズ外挿の組み合わせは、フィードフォワード操作の長い遅延を軽減し、動的回路の高品質な実装を可能にします。当社の研究は、分散超伝導量子コンピュータのトランスパイラが考慮する必要があるノイズ源、たとえば遅延中に発生する クロストークに光を当てています [43]。要約すると、リアルタイムの古典リンクによって可能になるエラー軽減された動的回路を使用して、複数の量子プロセッサを1つとして使用できることを示しています。 ZZ 方法 回路切断 量子回路のゲートは、密度行列 に作用する量子チャネルです。単一の量子チャネル は、 個の量子チャネルの合計として表現することによって切断され、QPDをもたらします ρ I チャネル は、LO [16] またはLOCC [17]（[Fig. 1]）から構築され、よりも実装が容易です。係数 の一部が負であるため、確率分布を確率 でチャネル over で回復するために、 =∑ ∣ ∣および =∣ ∣/ を導入します。ここで、 はQPDが真の確率分布から逸脱する量と見なすことができ、したがってQPDを実装するためのコストです。QPDなしでは、観測量は次のように推定されます。しかし、このQPDを使用すると、次のように のアンバイアスされたモンテカルロ推定量を構築します。 a i P i γ i a i P i a i γ γ O QPD推定量の分散⟨ ⟩QPDは、非カット推定量の分散⟨ ⟩の ^2倍大きくなります（[Ref. 44]）。 >1個の同一チャネルを切断する場合、各個別のチャネルのQPDの積をとることによって推定量を構築でき、 ^2 のリスケーリング係数が得られます [22, 45]。分散のこの指数関数的な増加は、測定されたショット数の対応する増加によって補償されます。したがって、 ^2 はサンプリングオーバーヘッドと呼ばれ、回路切断は控えめに使用する必要があることを示しています。LOおよびLOCC量子チャネル およびそれらの係数 の詳細については、[Sec8 Virtual gates implemented with LO]および[Sec9 Virtual gates implemented with LOCC]を参照してください。 O O γ n γ n γ n a i LOで実装された仮想ゲート ここでは、LO [16, 18] で仮想CZゲートを実装する方法について説明します。参照[16]に従い、各カットCZゲートをローカル操作と6つの異なる回路の合計に分解します。 ここで、 は仮想Z回転です [46]。CZの前の係数2は可読性のためです。6つの可能な回路のそれぞれは、1/6の確率で重み付けされています（[Extended Data Fig. 1]）。操作（ + )/2 および（ − )/2 は、それぞれ射影演算子 |0⟩⟨0| および |1⟩⟨1| に対応します。これらはMCMおよび古典後処理によって実装されます。具体的には、LO QPDで観測量⟨ ⟩=∑ ⟨ ⟩ の期待値を計算する場合、MCMの結果が0または1の場合に期待値⟨ ⟩ をそれぞれ1と-1で乗算します。 I Z I Z O iai O i O i メインテキストでグラフ状態をLOで実装する実験では、 ゲートとMCM [16] から構築された6つの回路でCZゲートを実装します。LOで4つのCZゲートを切断すると、 =64=1,296個の回路が必要になります。しかし、グラフ状態のノードおよびエッジスタビライザーは、最大でも1つの仮想ゲートのライトコーン内にあるため [47]、代わりに2つのQPDを並列に実装し、各期待値に =6 =36個のLO回路が必要です。一般に、QPDからのサンプリングは、 がQPDの回路数であり、 がQPD係数であるというオーバーヘッドをもたらします [44]。ただし、LO QPDは36個の回路しか持たないため、36個の回路すべてを実行してQPDを完全に列挙します。完全列挙のサンプリングコストはです。さらに、∣ ∣=1/2∀ =0,..., −1であるため、QPDからのサンプリングと完全列挙の両方で同じショットオーバーヘッドがあります。 Rz I I 2 I a i a i i I 式（[Eq3]）の分解は、単一ゲートのサンプリングオーバーヘッドに関して最適です [17]。最近、参照[30, 31]は、複数のゲートを並列に切断した場合にLOCCと同じ オーバーヘッドを達成する新しいプロトコルを見つけました。参照[30, 31]の証明は、分解の存在を示す理論的です。 γ LOCCで実装された仮想ゲート ここでは、LOCCによる仮想ゲートを可能にする動的回路の実装について説明します。まず、ダイナミカルデカップリング（DD）とゼロノイズ外挿（ZNE）を使用した動的回路のエラー抑制と軽減について説明します。次に、カットベルペアを作成する手順について説明し、1つ、2つ、3つのカットベルペアを実装する回路を提示します。最後に、仮想ゲートの品質を評価するための簡単なベンチマーク実験を提案します。 エラー軽減された量子回路スイッチ命令 この作業で提示されたすべての量子回路はQiskitで記述されています。LOCC回路のフィードフォワード操作は、以降スイッチと呼ばれる量子回路スイッチ命令で実行されます。スイッチは、対応する測定セットの結果に応じて、量子回路が分岐できるケースのセットを定義します。この分岐は、各実験ショットでリアルタイムで発生し、測定結果は中央プロセッサによって収集され、それが選択されたケース（ここでは および ゲートの組み合わせに対応）をすべての制御機器にブロードキャストします。 X Z 量子コンピューティングがスケールアップするにつれて、制御電子機器はQPUに合わせて調整され、既製のコンポーネントから構築されなくなります。最近のIBMデバイスは、参照[29, 48]に示すように、専用の調整済み制御電子機器のラックを備えた単一のQPUを持っています。ここで提示するフィードフォワードの実現は、参照[29]の研究に基づいており、そのスケーラビリティを2つの主な方法で進歩させます。第一に、当社の開発により、別個の実験セットアップ間の同期と相互通信が可能になります。2つのサブQPUの制御機器は異なるラックに配置されているだけでなく、LO実験のために個別に操作し、LOCCのために再結合するようにソフトウェアで構成可能です。このアーキテクチャは、複数のラックとQPUに拡張可能です。参照[23]で指摘されている分散制御システムを操作する際のいくつかの課題を克服します。第二に、条件付き操作の期間は、測定結果、どのキュービットが測定されているか、どのキュービットが条件付き操作の対象となっているか（ケーブル長によるわずかな違いを除く）に依存しません。これにより、単一のデバイスであるかのように、結合されたQPU全体でプログラムを均等にスケジュールおよび実行できます。 フィードフォワードプロセスにより、約0.5μsのオーダーの遅延が発生します（選択されたケースに依存しません）。この間、ゲートは適用できません（[Extended Data Fig. 5a]、赤領域）。この期間（ ）の自由進化は、通常、静的な クロストークによって支配され、その強度は約10 Hzから10 Hzの範囲にあります。これは結果を大幅に悪化させます。この不要な相互作用およびその他の定数またはゆっくり変動する または 項をキャンセルするために、条件付きゲートの前にずらされたDD – シーケンスを置きます。これにより、スイッチの持続時間が3 長くなります（[Extended Data Fig. 5a]）。 の値は、一方のQPUからもう一方への最も長い遅延パスによって決定され、DDシーケンスでの信号を最大化することによって微調整されます。さらに、ZNE [22] を使用して、観測量への全体的な遅延の影響を軽減します。これを行うために、まずスイッチの持続時間を係数 =( + )/ に引き伸ばします。ここで、 はDDシーケンスの各 ゲートの前に追加される可変遅延です（[Extended Data Fig. 5a]）。次に、線形フィットを使用して、遅延ゼロの限界 =0にスタビライザー値を外挿します。多くの場合、指数関数的フィットが正当化されます [1]。ただし、ベンチマーク実験では線形フィットが適切であることがわかっています（[Extended Data Fig. 5]）。DDなしでは、測定されたスタビライザーに強い振動が観察され、正確なZNEを防ぎます（[Extended Data Fig. 5c]の スタビライザーを参照）。メインテキストで観察されるように、このエラー抑制と緩和 τ ZZ 3 4 IZ ZI X X τ τ c τ δ τ δ X c XZ
