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 Sergey Bravyi Andrew W. Cross Jay M. Gambetta Dmitri Maslov Patrick Rall Theodore J. Yoder 摘要 物理错误的累积 、 、  阻碍了当前量子计算机上大规模算法的执行。量子纠错  通过将   个逻辑量子比特编码到数量更多的物理量子比特   上来提供解决方案，从而抑制物理错误，使其能够以可容忍的保真度运行所需的计算。一旦物理错误率低于取决于量子码、综合测量电路和解码算法的选择的阈值，量子纠错就变得切合实际 。我们提出了一种端到端的量子纠错协议，该协议基于一组低密度奇偶校验码  实现容错内存。我们的方法实现了标准电路噪声模型的错误阈值 0.7%，与表面码 、 、 、  相当，该码在 20 年来一直是错误阈值方面的领先码。我们家族中长度为   的码的综合测量周期需要   个辅助量子比特和一个深度为 8 的电路，其中包含 CNOT 门、量子比特初始化和测量。所需的量子比特连接是度为 6 的图，由两个边不相交的平面子图组成。特别是，我们表明，假设物理错误率为 0.1%，使用总共 288 个物理量子比特，可以几乎保存 100 万个综合周期中的 12 个逻辑量子比特，而表面码需要近 3,000 个物理量子比特才能达到上述性能。我们的研究结果使得在近期量子处理器上实现低开销容错量子内存的演示成为可能。 1 2 3 4 k n 5 6 7 8 9 10 n n 主要内容 量子计算因其与最佳已知经典算法相比，在解决一系列计算问题时提供渐近更快解决方案的能力而受到关注 。人们认为，一个功能齐全的可扩展量子计算机可能有助于解决科学发现、材料研究、化学和药物设计等领域的计算问题，仅举几例 、 、 、 。 5 11 12 13 14 构建量子计算机的主要障碍是量子信息的脆弱性，这归因于影响它的各种噪声源。由于隔离量子计算机免受外部影响与控制它以诱导所需计算之间存在冲突，因此噪声似乎是不可避免的。噪声源包括量子比特的缺陷、所用材料、控制设备、状态制备和测量误差，以及从局部人为因素（如杂散电磁场）到宇宙固有的因素（如宇宙射线）的各种外部因素。参见参考文献   以获取摘要。虽然一些噪声源可以通过更好的控制 、材料  和屏蔽 、 、  来消除，但一些其他噪声源似乎很难甚至不可能消除。最后一类可能包括捕获离子中的自发和受激发射 、 ，以及超导电路中与浴的相互作用（Purcell效应） ——涵盖了两种领先的量子技术。因此，纠错成为构建功能齐全的可扩展量子计算机的关键要求。 15 16 17 18 19 20 1 2 3 量子容错的可能性已得到充分证实 。将一个逻辑量子比特冗余地编码到许多物理量子比特中，可以实现通过重复测量奇偶校验算子的综合来诊断和纠正错误。然而，只有当硬件错误率低于某个阈值时，纠错才是有益的，该阈值取决于特定的纠错协议。量子纠错的第一个提议，例如级联码 、 、 ，侧重于证明纠错的理论可能性。随着对量子纠错和量子技术能力的理解不断成熟，重点转向寻找实用的量子纠错协议。这导致了表面码 、 、 、  的开发，该码提供了接近 1% 的高错误阈值、快速解码算法以及与依赖于二维 (2D) 方格状量子比特连接的现有量子处理器兼容。几组已经通过实验演示了具有单个逻辑量子比特的表面码的小型示例 、 、 、 、 。然而，由于其编码效率低下，将表面码扩展到 100 个或更多逻辑量子比特将是成本过高的。这激发了人们对更通用的量子码，即低密度奇偶校验 (LDPC) 码  的兴趣。对 LDPC 码的研究表明，它们可以实现更高的编码效率下的量子容错 。在此，我们重点研究 LDPC 码，因为我们的目标是找到在量子计算技术的限制下，既高效又可以在实践中演示的量子纠错码和协议。 4 21 22 23 7 8 9 10 24 25 26 27 28 6 29 当每个校验算子只作用于少量量子比特并且每个量子比特只参与少量校验时，量子纠错码就被认为是 LDPC 类型。最近已经提出了几种 LDPC 码的变体，包括双曲面码 、 、 、超图乘积 、平衡乘积码 、基于有限群的两块码 、 、 、  和量子 Tanner 码 、 。后者已被证明 、  在实现恒定编码率和线性距离（量化可纠正错误数量的参数）方面是渐近“好的”。相比之下，表面码具有渐近为零的编码率和仅为平方根的距离。用高率、高距离的 LDPC 码替换表面码可能具有重大的实际意义。首先，容错开销（物理量子比特数与逻辑量子比特数之比）可以显著降低。其次，高距离码在逻辑错误率方面显示出非常急剧的下降：当物理错误概率跨越阈值时，即使物理错误率略有降低，码实现的错误抑制量也可以增加几个数量级。这一特性使得高距离 LDPC 码在近期演示中具有吸引力，因为这些演示很可能在近阈值区域运行。然而，人们以前认为，要优于表面码在包含记忆、门和状态制备及测量误差的实际噪声模型下，可能需要非常大的 LDPC 码，其物理量子比特数超过 10,000 个 。 30 31 32 33 34 35 36 37 38 39 40 39 40 31 在这里，我们展示了几种具体的低开销 LDPC 码示例，它们使用数百个物理量子比特，配备了低深度综合测量电路、高效解码算法和用于处理单个逻辑量子比特的容错协议。这些码显示出接近 0.7% 的错误阈值，在近阈值区域表现出色，并且与表面码相比，编码开销减少了 10 倍。实现我们的纠错协议的硬件要求相对温和，因为每个物理量子比特仅通过双量子比特门与六个其他量子比特耦合。尽管量子比特连接图无法嵌入到 2D 网格中，但它可以分解为两个平面子图。正如我们下面所讨论的，这种量子比特连接非常适合基于超导量子比特的架构。 我们的码是 MacKay 等人提出的自行车码  的推广，并在参考文献  、 、  中进行了更深入的研究。我们将我们的码命名为双变量自行车 (BB) 码，因为它们基于双变量多项式，如 部分所述。它们是 Calderbank–Shor–Steane (CSS) 型 、  的稳定码，可以通过由 Pauli   和   组成的六量子比特校验（稳定器）算子集合来描述。高层次上，BB 码类似于二维环面码 。特别是，BB 码的物理量子比特可以布置在具有周期性边界条件的二维网格上，使得所有校验算子都通过对网格进行水平和垂直移位从一对   和   校验中获得。然而，与描述环面码的菱形和顶点稳定器不同，BB 码的校验算子在几何上不是局域的。此外，每个校验作用于六个量子比特，而不是四个量子比特。我们将通过 Tanner 图   来描述该码，其中   的每个顶点代表数据量子比特或校验算子。校验顶点   和数据顶点   由一条边连接，如果第   个校验算子非平凡地作用于第   个数据量子比特（通过应用 Pauli   或  ）。参见图   了解表面码和 BB 码的示例 Tanner 图。任何 BB 码的 Tanner 图具有顶点度六和图厚度  为二，这意味着它可以分解为两个边不相交的平面子图（ ）。厚度为 2 的量子比特连接非常适合通过微波谐振器耦合的超导量子比特。例如，两层耦合器及其控制线可以连接到托管量子比特的芯片的顶部和底部，然后将两面进行匹配。 41 35 36 42 方法 43 44 X Z 7 X Z G G i j i j X Z 1a,b 29 方法   ，表面码的 Tanner 图，用于比较。 ，嵌入到环面中的具有参数 [] 的 BB 码的 Tanner 图。Tanner 图的任何边都连接数据和校验顶点。与寄存器  ( ) 和  ( ) 相关的数据量子比特分别用蓝色和橙色圆圈表示。每个顶点有六条入射边，包括四条短程边（朝北、南、东、西）和两条长程边。为避免混乱，我们只显示几条长程边。虚线和实线表示跨越 Tanner 图的两个平面子图，请参见 。 ，根据参考文献   扩展 Tanner 图以测量 &nbsp; 和 &nbsp; 的示意图，该图附加到表面码。对应于 &nbsp; 测量的辅助量子比特可以通过量子隐形传态和一些逻辑幺正变换，通过负载-存储操作连接到表面码，从而实现所有逻辑量子比特的负载-存储操作。该扩展 Tanner 图也通过   和   边在厚度为 2 的架构中实现（ ）。 a b q L q R 方法 c 50 A B 方法 具有参数 [[ ,  ,  ]] 的 BB 码将   个逻辑量子比特编码到   个数据量子比特中，提供码距离  ，这意味着任何逻辑错误至少跨越   个数据量子比特。我们将   个数据量子比特分成大小为  /2 的寄存器  ( ) 和  ( )。任何校验都作用于  ( ) 中的三个量子比特和  ( ) 中的三个量子比特。该码依赖于   个辅助校验量子比特来测量错误综合。我们将   个校验量子比特分成大小为  /2 的寄存器  ( ) 和  ( )，分别收集   和   类型的综合。总而言之，编码依赖于 2  个物理量子比特。因此，净编码率为   =  /(2 )。例如，标准的表面码架构将   = 1 个逻辑量子比特编码到   =   个数据量子比特中，用于距离为   的码，并使用   - 1 个校验量子比特进行综合测量。净编码率为   ≈ 1/(2 )，当人们被迫选择较大的码距离时（例如，因为物理错误接近阈值），这很快变得不切实际。相比之下，BB 码具有编码率   ≫ 1/ ，请参见表   获取码示例。据我们所知，表中显示的所有码都是新的。距离为 12 的码 [] 可能最适合近期演示，因为它结合了较大的距离和高净编码率   = 1/24。相比之下，距离为 11 的表面码的净编码率为   = 1/241。下面，我们表明距离为 12 的 BB 码在实验相关的错误率范围内优于距离为 11 的表面码。 n k d k n d d n n q L q R q L q R n n n q X q Z X Z n r k n k n d 2 d n r d 2 r d 2 1 r r 为了防止错误累积，必须能够足够频繁地测量错误综合。这通过综合测量电路来实现，该电路通过一系列 CNOT 门将处于每个校验算子支撑集中的数据量子比特与相应的辅助量子比特耦合。然后测量校验量子比特以揭示错误综合的值。实现综合测量电路所需的时间与其深度成正比：即由不重叠 CNOT 组成的门层数。由于在执行综合测量电路时会持续发生新的错误，因此应最小化其深度。BB 码的完整综合测量周期如图   所示。综合周期无论码长如何，只需要七层 CNOT 门。校验量子比特在综合周期开始和结束时分别进行初始化和测量（有关详细信息，请参见 ）。该电路尊重底层码的循环移位对称性。 2 方法   完整的综合测量周期依赖于七层 CNOT 门。我们提供电路的局部视图，其中仅包含来自寄存器  ( ) 和  ( ) 的一个数据量子比特。该电路在 Tanner 图的水平和垂直移位下是对称的。每个数据量子比特通过 CNOT 门与三个 *X*-校验和三个 *Z*-校验量子比特耦合：有关更多详细信息，请参见 。 q L q R 方法 完整的纠错协议执行   ≫ 1 次综合测量周期，然后调用解码器：一个经典算法，它以测量的综合为输入，并输出对数据量子比特上最终错误的猜测。如果猜测的错误与实际错误在校验算子乘积模下一致，则纠错成功。在这种情况下，两个错误对任何编码（逻辑）状态的作用都相同。因此，应用猜测错误的逆运算可以将数据量子比特恢复到初始逻辑状态。否则，如果猜测的错误与实际错误在非平凡的逻辑算子作用下不同，则纠错失败并导致逻辑错误。我们的数值实验基于 Panteleev 和 Kalachev 提出的置信传播有序统计解码器 (BP-OSD) 。原始工作  在只有记忆错误的玩具噪声模型背景下描述了 BP-OSD。在这里，我们展示了如何将 BP-OSD 扩展到电路噪声模型，有关详细信息，请参阅 。我们的方法密切遵循参考文献  、 、 、 。 N c 36 36 补充信息 45 46 47 48 嘈杂的综合测量电路可能包含多种故障操作，例如空闲数据或校验量子比特的记忆错误、故障的 CNOT 门、量子比特初始化和测量。我们考虑电路噪声模型 ，其中每个操作以概率   独立失败。逻辑错误概率   取决于错误率  、综合测量电路的细节和解码算法。令  ( ) 为执行   次综合周期后的逻辑错误概率。定义逻辑错误率为 &nbsp;. 非正式地，  可以被视为每个综合周期的逻辑错误概率。遵循常规做法，我们为距离为   的码选择   =  。图   显示了表   中各码实现的逻辑错误率。逻辑错误率是通过对   ≥ 10  进行数值计算，并使用拟合公式（ ）外推到较低错误率。伪阈值   定义为使断点方程  ( ) =   成立的解。这里   是   个未编码量子比特至少发生一次错误的概率的估计。BB 码提供接近 0.7% 的伪阈值，请参见表  ，这几乎与表面码  的错误阈值相同，并且超过了作者所知的当时所有高率 LDPC 码的阈值。 10 p p L p P L N c N c p L d N c d 3 1 p -3 方法 p 0 p L p k p k p k 1 49   ，BB LDPC 码小样本的逻辑错误率与物理错误率的关系。  的数值估计（菱形）是通过模拟距离为   的码的   次综合周期获得的。由于采样误差，大多数数据点的误差条大致等于  /10。 ，BB LDPC 码 [] 与 12 个逻辑量子比特和距离   ∈ {9, 11, 13, 15} 的表面码之间的比较。具有 12 个逻辑量子比特的距离   表面码具有长度   = 12 ，因为每个逻辑量子比特被编码到表面码晶格的单独   ×   块中。 a p L d d p L b d d n d 2 d d 例如，假设物理错误率为   = 10 ，这对于近期演示来说是一个现实的目标。使用表   中的距离为 12 的码编码 12 个逻辑量子比特，将提供 2 × 10  的逻辑错误率，足以在近 100 万个综合周期内保存 12 个逻辑量子比特。此编码所需的总物理量子比特数为 288。表   中的距离为 18 的码需要 576 个物理量子比特，而将错误率从 10  抑制到 2 × 10 ，可实现近百亿次综合周期。相比之下，将 12 个逻辑量子比特编码到表面码的单独块中需要超过 3,000 个物理量子比特才能将错误率从 10  抑制到 10 （图  ）。在此示例中，距离为 12 的 BB 码比表面码在物理量子比特数量上节省了 10 倍。 p -3 1 -7 1 -3 -12 -3 -7 3 为了防止错误累积，必须能够足够频繁地测量错误综合。这通过综合测量电路来实现，该电路通过一系列 CNOT 门将处于每个校验算子支撑集中的数据量子比特与相应的辅助量子比特耦合。然后测量校验量子比特以揭示错误综合的值。实现综合测量电路所需的时间与其深度成正比：即由不重叠 CNOT 组成的门层数。由于在执行综合测量电路时会持续发生新的错误，因此应最小化其深度。BB 码的完整综合测量周期如图   所示。综合周期无论码长如何，只需要七层 CNOT 门。校验量子比特在综合周期开始和结束时分别进行初始化和 2

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高效量子纠错有望实现更小、更强的量子计算机

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