저자: Almudena Carrera Vazquez Caroline Tornow Diego Ristè Stefan Woerner Maika Takita Daniel J. Egger 초록 양자 컴퓨터는 양자 역학의 법칙에 따라 정보를 처리합니다. 현재 양자 하드웨어는 노이즈가 많고 정보를 짧은 시간 동안만 저장할 수 있으며, 일반적으로 평면 연결로 배열된 소수의 양자 비트, 즉 큐비트로 제한됩니다. 그러나 양자 컴퓨팅의 많은 응용 프로그램은 하드웨어가 제공하는 평면 격자보다 더 많은 연결성과 단일 양자 처리 장치(QPU)에서 사용할 수 있는 것보다 더 많은 큐비트를 필요로 합니다. 커뮤니티는 클래식 통신을 사용하여 QPU를 연결함으로써 이러한 한계를 극복하기를 희망하지만, 아직 실험적으로 입증되지 않았습니다. 여기서 우리는 실험적으로 오류 완화된 동적 회로와 회로 절단을 구현하여 142개의 큐비트까지, 각각 127개의 큐비트로 구성된 두 개의 QPU에 걸쳐 주기적인 연결을 요구하는 양자 상태를 실시간으로 클래식 링크로 연결합니다. 동적 회로에서는 양자 게이트가 런타임 내, 즉 큐비트의 결맞음 시간의 일부 내에서 중간 회로 측정 결과를 기반으로 클래식하게 제어될 수 있습니다. 실시간 클래식 링크를 통해 한 QPU에서 다른 QPU의 측정 결과에 조건부로 양자 게이트를 적용할 수 있습니다. 또한, 오류 완화된 제어 흐름은 큐비트 연결성과 하드웨어의 명령어 세트를 향상시켜 양자 컴퓨터의 다용성을 높입니다. 우리의 작업은 실시간 클래식 링크로 활성화된 오류 완화된 동적 회로를 사용하여 여러 양자 프로세서를 하나로 사용할 수 있음을 보여줍니다. 본문 양자 컴퓨터는 유니터리 연산을 통해 양자 비트에 인코딩된 정보를 처리합니다. 그러나 양자 컴퓨터는 노이즈가 많고 대부분의 대규모 아키텍처는 물리적 큐비트를 평면 격자에 배열합니다. 그럼에도 불구하고 오류 완화 기능이 있는 현재 프로세서는 이미 127개의 큐비트로 하드웨어 네이티브 아이징 모델을 시뮬레이션하고 클래식 컴퓨터의 무차별 대입 접근 방식이 어려움을 겪기 시작하는 규모에서 관측량을 측정할 수 있습니다. 양자 컴퓨터의 유용성은 추가적인 확장과 제한된 큐비트 연결성 극복에 달려 있습니다. 모듈식 접근 방식은 현재 노이즈가 있는 양자 프로세서의 확장에 중요하며, 내결함성에 필요한 대규모 물리적 큐비트를 달성하는 데 중요합니다. 잡힌 이온 및 중성 원자 아키텍처는 큐비트를 물리적으로 운반하여 모듈성을 달성할 수 있습니다. 단기적으로는 초전도 큐비트의 모듈성이 인접 칩을 연결하는 단거리 상호 연결을 통해 달성됩니다. 중단기적으로는 마이크로파 영역에서 작동하는 장거리 게이트가 긴 기존 케이블을 통해 수행될 수 있습니다. 이를 통해 효율적인 오류 수정을 위한 비평면 큐비트 연결이 가능해집니다. 장기적인 대안은 마이크로파-광 변환을 활용하는 광 링크를 사용하여 원격 QPU를 얽는 것이지만, 우리가 아는 한 아직 시연되지 않았습니다. 또한, 동적 회로는 큐비트의 결맞음 시간 내에서 중간 회로 측정(MCM)을 수행하고 클래식하게 게이트를 제어함으로써 양자 컴퓨터의 연산 세트를 확장합니다. 이는 알고리즘 품질과 큐비트 연결성을 향상시킵니다. 우리가 보여주듯이, 동적 회로는 실시간 클래식 링크를 통해 QPU를 연결함으로써 모듈성을 가능하게 합니다. 우리는 모듈식 아키텍처에서 장거리 상호 작용을 구현하기 위해 가상 게이트에 기반한 보완적인 접근 방식을 취합니다. 우리는 임의의 위치에 있는 큐비트를 연결하고 준 확률 분해(QPD)를 통해 얽힘 통계를 생성합니다. 우리는 로컬 연산(LO) 전용 체계를 클래식 통신(LOCC)으로 보강된 체계와 비교합니다. 두 큐비트 설정에서 시연된 LO 체계는 로컬 연산만으로 여러 양자 회로를 실행해야 합니다. 반대로, LOCC를 구현하기 위해 텔레포테이션 회로에서 가상 벨 쌍을 소비하여 두 큐비트 게이트를 생성합니다. 희소하고 평면적인 연결성을 갖춘 양자 하드웨어에서 임의의 큐비트 간에 벨 쌍을 생성하려면 장거리 제어-NOT(CNOT) 게이트가 필요합니다. 이러한 게이트를 피하기 위해 로컬 연산에 대한 QPD를 사용하여 텔레포테이션이 소비하는 절단된 벨 쌍을 결과로 얻습니다. LO는 클래식 링크가 필요하지 않으므로 LOCC보다 구현하기 더 간단합니다. 그러나 LOCC는 단일 매개변수 템플릿 회로만 필요하므로 컴파일하기에 더 효율적이고 QPD 비용은 LO 체계의 비용보다 낮습니다. 우리의 작업은 네 가지 주요 기여를 합니다. 첫째, 우리는 17항의 가상 게이트를 구현하기 위해 여러 개의 절단된 벨 쌍을 생성하는 양자 회로와 QPD를 제시합니다. 둘째, 우리는 동적 회로의 클래식 제어 하드웨어 지연에서 발생하는 오류를 동적 디커플링과 제로 노이즈 외삽의 조합으로 억제하고 완화합니다. 셋째, 우리는 이러한 방법을 활용하여 103개 노드 그래프 상태에 주기적인 경계 조건을 적용합니다. 넷째, 우리는 두 개의 별도 QPU 간의 실시간 클래식 연결을 시연하여 분산된 QPU 시스템이 클래식 링크를 통해 하나로 작동할 수 있음을 보여줍니다. 동적 회로와 결합된 이 시스템은 두 칩을 단일 양자 컴퓨터로 작동할 수 있게 하며, 이는 142개의 큐비트에 걸쳐 있는 주기적 그래프 상태를 엔지니어링함으로써 예시합니다. 우리는 장거리 게이트를 생성하는 경로를 논의하고 결론을 제공합니다. 회로 절단 우리는 큐비트 수 또는 연결성 제한으로 인해 하드웨어에서 직접 실행할 수 없을 수 있는 대규모 양자 회로를 게이트를 절단하여 실행합니다. 회로 절단은 복잡한 회로를 개별적으로 실행할 수 있는 하위 회로로 분해합니다. 그러나 실행해야 하는 회로 수가 증가하며, 이를 샘플링 오버헤드라고 합니다. 그런 다음 이러한 하위 회로의 결과는 클래식하게 재결합되어 원래 회로의 결과를 제공합니다(방법 섹션 참조). 우리의 작업의 주요 기여 중 하나는 LOCC를 사용한 가상 게이트 구현이므로, 로컬 연산을 사용하여 필요한 절단된 벨 쌍을 생성하는 방법을 보여줍니다. 여기서 여러 개의 절단된 벨 쌍은 매개변수화된 양자 회로, 즉 절단된 벨 쌍 팩토리를 통해 엔지니어링됩니다(그림 1b,c). 여러 쌍을 동시에 절단하려면 샘플링 오버헤드가 낮습니다. 절단된 벨 쌍 팩토리가 두 개의 분리된 양자 회로를 형성하므로, 각 하위 회로를 장거리 게이트가 있는 큐비트 가까이에 배치합니다. 그런 다음 결과 리소스는 텔레포테이션 회로에서 소비됩니다. 예를 들어, 그림 1b에서는 절단된 벨 쌍이 큐비트 쌍(0, 1) 및 (2, 3)에서 CNOT 게이트를 생성하는 데 사용됩니다(절단된 벨 쌍 팩토리 섹션 참조). , IBM Quantum System Two 아키텍처에 대한 설명. 여기서 두 개의 127 큐비트 Eagle QPU는 실시간 클래식 링크로 연결됩니다. 각 QPU는 랙에서 자체 전자 장치로 제어됩니다. 두 랙을 긴밀하게 동기화하여 두 QPU를 하나로 작동시킵니다. , 텔레포테이션 회로에서 절단된 벨 쌍을 소비하여 LOCC를 통해 큐비트 쌍(q0, q1) 및 (q2, q3)에서 가상 CNOT 게이트를 구현하는 템플릿 양자 회로. 보라색 이중선은 실시간 클래식 링크에 해당합니다. , 두 개의 동시 절단 벨 쌍에 대한 절단 벨 쌍 팩토리 C2(θi). QPD는 총 27개의 다른 매개변수 세트 θi를 갖습니다. 여기서, . a b c 주기적 경계 조건 우리는 ibm_kyiv, Eagle 프로세서에서 물리적 연결성으로 부과된 한계를 넘어서는 주기적 경계 조건을 갖는 그래프 상태 |G⟩를 구성합니다(그래프 상태 섹션 참조). 여기서 G는 |V| = 103개의 노드를 가지며 Eagle 프로세서의 위쪽과 아래쪽 큐비트 간에 네 개의 장거리 에지 Elr = {(1, 95), (2, 98), (6, 102), (7, 97)}를 필요로 합니다(그림 2a). 각 노드 i ∈ V에서 노드 안정자 Si와 각 에지 (i, j) ∈ E에 걸친 곱 SiSj로 형성된 에지 안정자를 측정합니다. 이러한 안정자로부터, 우리는 얽힘 증인 을 구축하며, 이는 에지 (i, j) ∈ E에 걸쳐 이분 얽힘이 있는 경우 음수입니다(참조)(얽힘 증인 섹션 참조). 우리는 가상 게이트를 통해 재현하고자 하는 리소스이므로 이분 얽힘에 초점을 맞춥니다. 두 개 이상의 당사자 간의 얽힘 증인을 측정하면 가상 게이트가 아닌 게이트와 측정의 품질만 측정되므로 가상 게이트의 영향이 덜 명확해집니다. , 헤비-헥사고날 그래프는 에지 (1, 95), (2, 98), (6, 102) 및 (7, 97)(파란색으로 강조 표시됨)에 의해 튜브 형태로 접혀 있습니다. 이 에지들을 절단합니다. , 노드 안정자 Sj (상단) 및 증인 , (하단), 노드 및 에지 근처의 1 표준 편차. 수직 점선은 안정자와 증인을 절단된 에지로부터의 거리에 따라 그룹화합니다. , 안정자 오류의 누적 분포 함수. 별표는 에지가 장거리 게이트로 구현된 노드 안정자 Sj를 나타냅니다. 떨어뜨린 에지 벤치마크(점선 빨간색 선)에서 장거리 게이트는 구현되지 않으며 별표로 표시된 안정자는 따라서 단위 오류를 갖습니다. 회색 영역은 절단에 영향을 받는 노드 안정자에 해당하는 확률 질량입니다. – , 2차원 레이아웃에서 녹색 노드는 95, 98, 102 및 97을 복제하여 절단된 에지를 보여줍니다. 의 파란색 노드는 절단된 벨 쌍을 생성하기 위한 큐비트 리소스입니다. 노드 i의 색상은 측정된 안정자 |Si − 1|의 절대 오류로, 색상 막대로 표시됩니다. 에지가 99% 신뢰 수준에서 얽힘 통계가 감지되면 검은색이고, 그렇지 않으면 보라색입니다. 에서 장거리 게이트는 SWAP 게이트로 구현됩니다. 에서 동일한 게이트는 LOCC로 구현됩니다. 에서는 전혀 구현되지 않습니다. a b c d f e d e f 우리는 세 가지 다른 방법을 사용하여 |G⟩를 준비합니다. 하드웨어 네이티브 에지는 항상 CNOT 게이트로 구현되지만, 주기적 경계 조건은 (1) SWAP 게이트, (2) LOCC 및 (3) LO를 사용하여 전체 격자에 걸쳐 큐비트를 연결하여 구현됩니다. LOCC와 LO의 주요 차이점은 2n 측정 결과의 클래식 제어에 조건부로 단일 큐비트 게이트를 적용하는 피드포워드 연산이며, 여기서 n은 절단 횟수입니다. 22n 경우 각각은 X 및/또는 Z 게이트의 고유한 조합을 적절한 큐비트에 트리거합니다. 측정 결과를 얻고 해당 경우를 결정하고 이를 기반으로 작동하는 것은 제어 하드웨어에 의해 실시간으로 수행되며, 고정된 추가 지연이 발생합니다. 우리는 제로 노이즈 외삽과 지그재그 동적 디커플링(오류 완화된 양자 회로 스위치 지침 섹션 참조)을 사용하여 이러한 지연으로 인한 오류를 완화하고 억제합니다. 우리는 |G⟩의 SWAP, LOCC 및 LO 구현을 G′ = (V, E′)의 하드웨어 네이티브 그래프 상태로 벤치마킹하며, 여기서 E′은 장거리 게이트를 제거하여 얻은 것입니다. 따라서 |G′⟩를 준비하는 회로는 헤비-헥사고날 토폴로지를 따르는 112개의 CNOT 게이트만 필요합니다. 이 회로는 |G⟩의 노드 및 에지 안정자를 측정할 때 큰 오류를 보고할 것이며, 이는 절단된 에지의 노드에 해당합니다. 이 하드웨어 네이티브 벤치마크를 떨어뜨린 에지 벤치마크라고 합니다. 스왑 기반 회로는 장거리 에지 Elr를 생성하기 위해 추가로 262개의 CNOT 게이트가 필요하며, 이는 측정된 안정자의 값을 크게 감소시킵니다(그림 2b-d). 반대로, Elr의 에지를 구현하는 LOCC 및 LO 구현은 SWAP 게이트가 필요하지 않습니다. 절단된 게이트에 관여하지 않는 노드의 노드 및 에지 안정자 오류는 떨어뜨린 에지 벤치마크를 면밀히 따릅니다(그림 2b,c). 반대로, 가상 게이트를 포함하는 안정자는 떨어뜨린 에지 벤치마크 및 스왑 구현보다 오류가 적습니다(그림 2c, 별표 마커). 전반적인 품질 지표로서, 먼저 노드 안정자에 대한 절대 오류의 합, 즉 ∑i∈V|Si − 1|을 보고합니다(확장 데이터 표 1). 큰 SWAP 오버헤드가 44.3의 합 절대 오류를 유발합니다. 떨어뜨린 에지 벤치마크의 13.1 오류는 네 개의 절단에 있는 8개의 노드(그림 2c, 별표 마커)에 의해 지배됩니다. 반대로, LO 및 LOCC 오류는 MCM에 의해 영향을 받습니다. LO보다 LOCC의 1.9 추가 오류는 텔레포테이션 회로 및 절단된 벨 쌍의 지연 및 CNOT 게이트에 기인합니다. 스왑 기반 결과에서는 99% 신뢰 수준에서 116개의 에지 중 35개에서 얽힘을 탐지하지 못합니다(그림 2b,d). LO 및 LOCC 구현의 경우, 99% 신뢰 수준에서 G의 모든 에지에 대한 이분 얽힘 통계를 증인 이 확인합니다(그림 2e). 이러한 지표는 가상 장거리 게이트가 스왑으로 분해한 것보다 안정자 오류가 적다는 것을 보여줍니다. 또한, 얽힘 통계를 검증할 수 있을 만큼 분산을 낮게 유지합니다. 두 개의 QPU를 하나로 작동 이제 127개의 큐비트를 가진 두 개의 Eagle QPU를 실시간 클래식 연결을 통해 단일 QPU로 결합합니다. 이 장치들을 단일, 더 큰 프로세서로 작동시키는 것은 더 큰 큐비트 레지스터에 걸친 양자 회로를 실행하는 것을 포함합니다. 병합된 QPU에서 동시에 실행되는 유니터리 게이트 및 측정 외에도, 동적 회로를 사용하여 두 장치 모두의 큐비트에 작용하는 게이트를 수행합니다. 이는 전체 시스템에 걸쳐 측정 결과를 수집하고 제어 흐름을 결정하는 데 필요한 긴밀한 동기화 및 빠른 클래식 통신을 통해 가능합니다. 이 실시간 클래식 연결을 테스트하기 위해 두 Eagle QPU를 통과하는 헤비-헥사고날 링으로 구성된 134개의 큐비트에서 그래프 상태를 엔지니어링합니다(그림 3). 이 링은 2 수준 시스템 및 판독 오류가 있는 큐비트를 제외하여 고품질 그래프 상태를 보장하도록 선택되었습니다. 이 그래프는 3차원 링을 형성하며 네 개의 장거리 게이트가 필요하며, 이를 LO 및 LOCC를 사용하여 구현합니다. 이전과 마찬가지로, LOCC 프로토콜은 절단된 게이트당 두 개의 추가 큐비트를 절단된 벨 쌍에 필요로 합니다. 이전 섹과 마찬가지로, 우리는 두 QPU를 가로지르는 에지를 구현하지 않는 그래프에 대해 결과를 벤치마킹합니다. 두 장치 간에 양자 링크가 없으므로, 스왑 게이트를 사용한 벤치마킹은 불가능합니다. LO 및 LOCC를 사용하여 그래프를 99% 신뢰 수준으로 구현할 때 모든 에지는 이분 얽힘 통계를 나타냅니다. 또한, LO 및 LOCC 안정자는 장거리 게이트에 영향을 받지 않는 노드에 대해 떨어뜨린 에지 벤치마크와 동일한 품질을 가집니다(그림 3c). 장거리 게이트에 영향을 받는 안정자는 떨어뜨린 에지 벤치마크에 비해 오류가 크게 감소했습니다. 노드 안정자에 대한 절대 오류의 합 ∑i∈V|Si − 1|은 떨어뜨린 에지 벤치마크, LOCC 및 LO에 대해 각각 21.0, 19.2 및 12.6입니다. 이전과 마찬가지로, LO보다 LOCC의 6.6 추가 오류는 텔레포테이션 회로 및 절단된 벨 쌍의 지연 및 CNOT 게이트에 기인합니다. LOCC 결과는 실시간 클래식 링크로 연결된 두 개의 하위 회로가 있는 동적 양자 회로가otherwise 분리된 QPU에서 어떻게 실행될 수 있는지 보여줍니다. LO 결과는 2배의 런타임 비용으로 단일 장치에서 얻을 수 있는데, 이는 하위 회로를 순차적으로 실행할 수 있기 때문입니다. , 3차원으로 표시된 주기적 경계를 갖는 그래프 상태. 파란색 에지는 절단된 에지입니다. , 254개의 큐비트를 가진 단일 장치로 작동하는 두 개의 Eagle QPU의 결합 맵. 보라색 노드는 의 그래프 상태를 형성하는 큐비트이고 파란색 노드는 절단된 벨 쌍에 사용됩니다. , , LOCC(실선 녹색) 및 LO(실선 주황색)로 구현된 안정자( ) 및 에지 증인( )의 절대 오류와 떨어뜨린 에지 벤치마크 그래프(점선 빨간색)의 절대 오류. 및 에서 별표는 절단에 영향을 받는 안정자 및 에지 증인을 보여줍니다. 및 에서 회색 영역은 각각 노드 안정자 및 에지 증인에 해당하는 확률 질량이며, 절단에 영향을 받습니다. 및 에서 LO 구현은 떨어뜨린 에지 벤치마크보다 우수하며, 이는 데이터가 벤치마크 및 LOCC 데이터와 다른 날에 채취되었기 때문에 장치 조건이 더 좋다고 생각합니다. a b a c d c d c d c d c d 논의 및 결론 우리는 LO 및 LOCC를 사용하여 장거리 게이트를 구현합니다. 이러한 게이트를 사용하여 103개 노드 평면 격자에 주기적 경계 조건을 엔지니어링하고 두 개의 Eagle 프로세서를 실시간으로 연결하여 134개 큐비트에 걸쳐 그래프 상태를 생성하며, 이는 단일 칩의 능력을 넘어섭니다. 여기서는 그래프 상태를 애플리케이션으로 구현하여 동적 회로의 확장 가능한 특성을 강조하기로 선택했습니다. 우리의 절단된 벨 쌍 팩토리는 17항에서 제시된 LOCC 체계를 가능하게 합니다. LO 및 LOCC 프로토콜 모두 하드웨어 네이티브 벤치마크와 밀접하게 일치하는 고품질 결과를 제공합니다. 회로 절단은 측정된 관측량의 분산을 증가시킵니다. 증인에 대한 통계 테스트에서 알 수 있듯이 LO 및 LOCC 체계 모두에서 분산을 제어할 수 있습니다. 측정된 분산에 대한 자세한 논의는 보충 정보에서 찾을 수 있습니다. QPD로 인한 분산 증가는 연구가 이제 샘플링 오버헤드 감소에 초점을 맞추는 이유입니다. 최근에는 여러 개의 두 큐비트 게이트를 병렬로 절단하면 LOCC와 동일한 샘플링 오버헤드를 갖는 최적의 LO QPD가 생성되지만 추가 앵실라 큐비트와 리셋이 필요할 수 있다고 보고되었습니다. LOCC에서는 QPD가 벨 쌍을 절단하는 데만 필요합니다. 이 비용이 많이 드는 QPD는 여러 칩에 얽힘을 분산시켜 제거할 수 있습니다(샷 오버헤드 없음). 단기 및 중기적으로는 기존 케이블을 통해 마이크로파 영역에서 게이트를 작동하거나, 장기적으로는 광-마이크로파 변환을 통해 이를 수행할 수 있습니다. 얽힘 분산은 일반적으로 노이즈가 많으며 최대가 아닌 얽힌 상태를 초래할 수 있습니다. 그러나 게이트 텔레포테이션은 최대 얽힌 리소스를 필요로 합니다. 그럼에도 불구하고, 최대가 아닌 얽힌 상태는 QPD의 샘플링 비용을 낮출 수 있으며, 최대가 아닌 얽힌 상태의 여러 복사본은 양자 회로 실행 중 또는 잠재적으로 250μs에 달할 수 있는 연속 샷 간의 지연 중에 텔레포테이션을 위한 순수 상태로 증류될 수 있습니다(리셋의 경우). 이러한 설정과 결합된 오류 완화 및 억제된 동적 회로는 회로 절단의 샘플링 오버헤드 없이 모듈식 양자 컴퓨팅 아키텍처를 가능하게 할 것입니다. 애플리케이션 설정에서 회로 절단은 해밀토니안 시뮬레이션에 도움이 될 수 있습니다. 여기서 회로 절단의 비용은 절단된 결합의 강도에 진화 시간을 곱한 값에 지수적으로 비례합니다. 따라서 이 비용은 약한 결합 및/또는 짧은 진화 시간에 대해 합리적일 수 있습니다. 또한 17항의 LO 체계는 Hadamard 테스트에서 앵실라 큐비트를 필요로 하며, 이는 동일한 결합이 Trotterized 시간 진화에서 여러 번 절단되는 경우 동적 회로를 통해 리셋을 필요로 할 것입니다. 회로 절단은 와이어와 게이트 모두에 적용될 수 있습니다. 결과 양자 회로는 유사한 구조를 가지므로 우리의 접근 방식은 두 경우 모두에 적용 가능합니다. 우리의 실시간 클래식 링크는 장거리 게이트를 구현하고 분리된 양자 프로세서를 클래식하게 결합합니다. 우리가 제시하는 절단된 벨 쌍은 우리의 작업 이상의 가치를 가집니다. 예를 들어, 이러한 쌍은 동적 회로에 의존하는 측정 기반 양자 컴퓨팅에서 회로를 절단하는 데 직접 사용할 수 있습니다. 이는 LO를 사용하여 달성할 수도 있습니다. 그 결과는 동적 회로와 동일한 실행 설정이 될 것입니다. 또한, 지그재그 동적 디커플링과 제로 노이즈 외삽의 조합은 피드포워드 연산의 긴 지연을 완화하여 동적 회로의 고품질 구현을 가능하게 합니다. 우리의 작업은 분산 초전도 양자 컴퓨터를 위한 트랜스파일러가 고려해야 하는 잡음원(예: 지연 중에 발생하는 ZZ 크로스토크)에 대한 통찰력을 제공합니다. 요약하자면, 실시간 클래식 링크로 활성화된 오류 완화된 동적 회로를 사용하여 여러 양자 프로세서를 하나로 사용할 수 있음을 보여줍니다. 방법 회로 절단 양자 회로의 게이트는 밀도 행렬 ρ에 작용하는 양자 채널입니다. 단일 양자 채널 D는 I개의 양자 채널 D_i의 합으로 표현하여 QPD로 절단됩니다. 채널 Di는 Di보다 구현하기 쉽고 LO 또는 LOCC(그림 1)에서 구축됩니다. 일부 계수 ai가 음수이므로, 확률 P_i를 사용하여 채널 D_i에 대한 유효한 확률 분포를 복구하기 위해 γ = ∑i|ai| 및 Pi = |ai|/γ를 도입합니다. 여기서 γ는 QPD가 실제 확률 분포에서 벗어나는 정도이며 따라서 QPD를 구현하기 위해 지불해야 하는 비용입니다. QPD 없이 관측량은 Ô로 추정됩니다. 그러나 이 QPD를 사용할 때, 우리는 O에 대한 편향되지 않은 몬테카를로 추정치를 다음과 같이 구축합니다. QPD 추정치 ⟨O⟩QPD의 분산은 비절단 추정치 ⟨O⟩의 분산보다 γ^2 배 더 큽니다. n > 1개의 동일한 채널을 절단할 때, 각 개별 채널의 QPD를 곱하여 추정치를 구축할 수 있으며, 이는 γ^2n의 샘플링 오버헤드를 초래합니다. 분산의 이러한 기하급수적인 증가는 측정된 샷 수의 해당 증가로 상쇄됩니다. 따라서 γ^2n은 샘플링 오버헤드라고 하며, 회로 절단은 신중하게 사용해야 함을 나타냅니다. LO 및 LOCC 양자 채널 D_i와 그 계수 a_i에 대한 자세한 내용은 'LO로 구현된 가상 게이트' 및 'LOCC로 구현된 가상 게이트' 섹션에서 제공됩니다. LO로 구현된 가상 게이트 여기서는 LO를 사용하여 가상 CZ 게이트를 구현하는 방법을 논의합니다. 우리는 16항을 따르며, 따라서 각 절단된 CZ 게이트를 로컬 연산과 다음과 같이 정의된 여섯 개의 서로 다른 회로에 대한 합으로 분해합니다. 여기서 Rz는 가상 Z 회전을 나타냅니다. CZ 앞에 붙은 2라는 계수는 가독성을 위한 것입니다. 따라서 가능한 여섯 개의 회로 각각은 1/6 확률로 가중치가 부여됩니다(확장 데이터 그림 1). 연산 (I + Z)/2 및 (I - Z)/2는 각각 투영기 |0⟩⟨0| 및 |1⟩⟨1|에 해당합니다. 이는 MCM과 클래식 후처리로 구현됩니다. 더 구체적으로, LO QPD를 사용하여 관측량 ⟨O⟩ = ∑iai⟨O⟩i의 기대값을 계산할 때, MCM의 결과가 0과 1일 때 기대값 ⟨O⟩i에 각각 1과 -1을 곱합니다. 본문에서 그래프 상태를 LO로 구현하는 실험에서, 우리는 Rz 게이트와 MCM으로 구성된 여섯 개의 회로로 CZ 게이트를 구현합니다. LO로 네 개의 CZ 게이트를 절단하려면 I = 6^4 = 1,296개의 회로가 필요합니다. 그러나 그래프 상태의 노드 및 에지 안정자는 최대 하나의 가상 게이트의 라이트 콘 내에 있으므로, 대신 두 개의 QPD를 병렬로 구현하며, 이는 기대값당 I = 6^2 = 36개의 LO 회로를 필요로 합니다. 일반적으로 QPD에서 샘플링하면 I가 QPD의 회로 수이고 ai가 QPD 계수인 경우 샘플링 오버헤드가 발생합니다. 그러나 실험의 LO QPD에는 36개의 회로만 있으므로 QPD를 완전히 열거하기 위해 모든 36개의 회로를 실행합니다. 완전 열거의 샘플링 비용은 1입니다. 또한, |ai| = 1/2 ∀ i = 0, ..., I-1이므로, QPD에서 샘플링하는 것과 완전히 열거하는 것 모두 동일한 샷 오버헤드를 가집니다. 방정식(3)의 분해는 단일 게이트에 대한 샘플링 오버헤드와 관련하여 최적입니다(γ^2 = 9). 최근, 30, 31항에서는 여러 게이트를 병렬로 절단할 때 LOCC와 동일한 γ 오버헤드를 달성하는 새로운 프로토콜을 발견했습니다. 30, 31항의 증명은 분해의 존재를 보여주는 이론적입니다. LOCC로 구현된 가상 게이트 이제 LOCC를 통해 가상 게이트를 가능하게 하는 동적 회로의 구현을 논의합니다. 먼저 동적 회로에 대한 오류 억제 및 완화를 동적 디커플링(DD) 및 제로 노이즈 외삽(ZNE)으로 제시합니다. 둘째, 절단된 벨 쌍을 생성하는 방법론을 논의하고 하나, 둘, 세 개의 절단된 벨 쌍을 구현하는 회로를 제시합니다. 마지막으로, 가상 게이트의 품질을 평가하기 위한 간단한 벤치마킹 실험을 제안합니다. 오류 완화된 양자 회로 스위치 지침 이 작업에서 제시된 모든 양자 회로는 Qiskit으로 작성됩니다. LOCC 회로의 피드포워드 연산은 양자 회로 스위치 지침, 이하 스위치라고 함으로써 실행됩니다. 스위치는 양자 회로가 관련 측정 세트의 결과에 따라 분기될 수 있는 경우 집합을 정의합니다. 이 분기는 각 실험 샷에 대해 실시간으로 발생하며, 측정 결과는 중앙 프로세서에 의해 수집되고, 이는 선택된 경우(여기서는 X 및 Z 게이트 조합에 해당)를 모든 제어 장치에 방송합니다. 양자 컴퓨팅이 확장됨에 따라 제어 전자 장치는 QPU에 맞춰지며 기성품 구성 요소로 더 이상 제작되지 않습니다. 최근 IBM 장치에는 29, 48항에 표시된 것처럼 전용 및 맞춤형 제어 전자 장치 랙과 함께 단일 QPU가 있습니다. 여기서 제시된 피드포워드의 실현은 29항의 작업에 기반하며 두 가지 주요 방식으로 확장성을 향상시킵니다. 첫째, 우리의 개발은 별도의 실험 설정 간의 동기화 및 상호 통신을 가능하게 합니다. 두 하위 QPU의 제어 장치는 다른 랙에 위치할 뿐만 아니라 LO 실험에 대해 개별적으로 작동하고 LOCC를 위해 재결합되도록 소프트웨어에서 구성할 수도 있습니다. 이 아키텍처는 여러 랙 및 QPU로
