```html 著者: Almudena Carrera Vazquez Caroline Tornow Diego Ristè Stefan Woerner Maika Takita Daniel J. Egger 概要 量子コンピュータは、量子力学の法則に従って情報を処理します。現在の量子ハードウェアはノイズが多く、情報を短時間しか保持できず、通常は平面的な接続に配置された少数の量子ビット（すなわち、キュービット）に限定されています。しかし、量子コンピューティングの多くのアプリケーションでは、単一の量子処理ユニット（QPU）で利用可能な数よりも多くのキュービット上で、ハードウェアが提供する平面格子よりも多くの接続性が必要です。コミュニティは、古典的な通信を使用してQPUを接続することによってこれらの制限を克服できると期待していますが、まだ実験的に証明されていません。ここでは、エラー緩和された動的回路と回路切断を実験的に実現し、127個のキュービットを持つ2つのQPUにわたる最大142個のキュービットを使用して、周期的な接続性を必要とする量子状態を作成します。これらのQPUは、実時間で古典的なリンクによって接続されています。動的回路では、キュービットのコヒーレンス時間の数分の1以内に、中間回路測定の結果によって量子ゲートを古典的に制御できます。当社のリアルタイム古典リンクにより、一方のQPUでの測定結果に基づいて、もう一方のQPUで量子ゲートを適用できます。さらに、エラー緩和された制御フローは、キュービットの接続性とハードウェアの命令セットを強化し、これにより量子コンピュータの汎用性を高めます。本研究は、リアルタイムの古典リンクによって可能になるエラー緩和された動的回路を使用して、複数の量子プロセッサを1つとして使用できることを実証しています。 メイン 量子コンピュータは、ユニタリー操作で量子ビットにエンコードされた情報を処理します。しかし、量子コンピュータはノイズが多く、ほとんどの大型アーキテクチャでは物理的なキュービットが平面格子に配置されています。それにもかかわらず、エラー緩和を備えた現在のプロセッサは、127個のキュービットを持つハードウェアネイティブのイジングモデルをすでにシミュレートでき、古典的なコンピュータによる総当たりアプローチが苦戦し始める規模で観測量を測定できます。量子コンピュータの有用性は、さらなるスケーリングと限られたキュービット接続性の克服にかかっています。モジュラーアプローチは、現在のノイズの多い量子プロセッサのスケーリングおよびフォールトトレランスに必要な多数の物理キュービットの達成に重要です。トラップイオンおよび中性原子アーキテクチャは、キュービットを物理的に輸送することによってモジュラー性を実現できます。近期的には、超伝導キュービットのモジュラー性は、隣接するチップをリンクする短距離相互接続によって実現されます。 中期的には、マイクロ波領域で動作する長距離ゲートが、長い従来のケーブルを介して実行される可能性があります。これにより、効率的なエラー訂正に適した非平面キュービット接続が可能になります。長期的な代替案は、マイクロ波から光学への変換を利用する光リンクを使用してリモートQPUをエンタングルすることですが、これは我々の知る限りではまだ実証されていません。さらに、動的回路は、中間回路測定（MCM）を実行し、キュービットのコヒーレンス時間内にゲートを古典的に制御することによって、量子コンピュータの操作セットを広げます。これらは、アルゴリズムの品質とキュービットの接続性を向上させます。本稿で示すように、動的回路は、リアルタイムでQPUを古典的なリンクで接続することによってもモジュラー性を可能にします。 私たちは、モジュラーアーキテクチャで長距離相互作用を実装するために、仮想ゲートに基づいた補完的なアプローチを採用します。任意の場所にあるキュービットを接続し、準確率分解（QPD）によってエンタングルメントの統計を作成します。ローカル操作（LO）のみのスキームと、古典通信（LOCC）で強化されたスキームを比較します。LOスキームは、2キュービット設定で実証されており、ローカル操作のみで複数の量子回路を実行する必要があります。対照的に、LOCCを実装するために、テレポート回路で仮想ベルペアを消費して2キュービットゲートを作成します。キュービット接続が疎で平面的な量子ハードウェアでは、任意のキュービット間にベルペアを作成するには、長距離制御NOT（CNOT）ゲートが必要です。これらのゲートを回避するために、ローカル操作に対するQPDを使用して、テレポートが消費するカットベルペアをもたらします。LOは古典的なリンクを必要としないため、LOCCよりも実装が簡単です。しかし、LOCCは単一のパラメトリックテンプレート回路しか必要としないため、コンパイルの効率はLOよりも高く、QPDのコストはLOスキームのコストよりも低くなります。 私たちの研究は4つの主要な貢献をします。第一に、参照の仮想ゲートを実装するために、複数のカットベルペアを作成するための量子回路とQPDを提示します。第二に、動的回路における古典制御ハードウェアの遅延に起因するエラーを、動的デカップリングとゼロノイズ外挿の組み合わせで抑制および緩和します。第三に、これらの手法を活用して、103ノードのグラフ状態に周期境界条件をエンジニアリングします。第四に、2つの別個のQPU間のリアルタイム古典接続を実証することにより、分散QPUシステムが古典リンクを介して1つとして動作できることを実証します。動的回路と組み合わせることで、これら2つのチップを単一の量子コンピュータとして操作できます。これは、127個のキュービットを持つ両方のチップにまたがる周期的なグラフ状態をエンジニアリングすることによって実証されます。長距離ゲートを作成するためのパスを提示し、結論を述べます。 回路切断 キュービット数や接続性の制限によりハードウェアで直接実行できない可能性のある大規模な量子回路を、ゲートを切断することによって実行します。回路切断は、複雑な回路を個別に実行できるサブ回路に分解します。しかし、実行する回路の数が増加します。これをサンプリングオーバーヘッドと呼びます。これらのサブ回路の結果は、元の回路の結果を生成するために古典的に再結合されます（[cite:Methods]）。 私たちの研究の主要な貢献の1つは、LOCCを使用した仮想ゲートの実装であるため、ローカル操作で必要なカットベルペアを作成する方法を示します。ここでは、複数のカットベルペアがパラメトリック量子回路によってエンジニアリングされます。これをカットベルペアファクトリ[cite:Fig. 1b,c]と呼びます。複数のペアを同時に切断するには、サンプリングオーバーヘッドが少なくて済みます。カットベルペアファクトリは2つの分離した量子回路を形成するため、各サブ回路を長距離ゲートを持つキュービットの近くに配置します。結果のリソースは、テレポート回路で消費されます。たとえば、[cite:Fig. 1b]では、カットベルペアは、キュービットペア（0, 1）および（2, 3）でCNOTゲートを作成するために消費されます（「[cite:Cut Bell pair factories]」セクションを参照）。 、IBM Quantum System Twoアーキテクチャの描写。ここでは、2つの127キュービットEagle QPUがリアルタイムの古典リンクで接続されています。各QPUは、ラック内の電子機器によって制御されます。両方のラックを厳密に同期させて、両方のQPUを1つとして操作します。 、テレポート回路でカットベルペアを消費することにより、キュービットペア（ 0, 1）および（ 2, 3）で仮想CNOTゲートを実装するためのテンプレート量子回路。LOCCを使用します。紫色の二重線は、リアルタイムの古典リンクに対応します。 、2つの同時カットベルペアのカットベルペアファクトリ 2( )。QPDには合計27個の異なるパラメータセット **θ** があります。ここでは 。 a b q q q q c C θ i i 周期的境界条件 Eagleプロセッサのibm_kyiv上で、物理的な接続性によって課される制限を超える、周期的な境界条件を持つグラフ状態| ⟩を構築します（「[cite:Graph states]」セクションを参照）。ここで、 は103個のノードを持ち、Eagleプロセッサの上部と下部のキュービット間に4つの長距離エッジ lr = {(1, 95), (2, 98), (6, 102), (7, 97)}を必要とします（[cite:Fig. 2a]）。各ノード ∈ でノードスタビライザー を測定し、各エッジ（ , ）∈ にわたる積 から形成されるエッジスタビライザーを測定します。これらのスタビライザーから、エンタングルメント証人 を構築します。これは、エッジ（ , ）∈ にわたって二部エンタングルメントが存在する場合、負になります（）（「[cite:Entanglement witness]」セクションを参照）。仮想ゲートで再現したいリソースであるため、二部エンタングルメントに焦点を当てます。3つ以上のパーティ間のエンタングルメント証人を測定すると、仮想ゲートではないゲートと測定の品質のみが測定されるため、仮想ゲートの影響が不明確になります。 G G E i V Si i j E SiSj i j E 、重ヘキサゴナルグラフは、エッジ（1, 95）、（2, 98）、（6, 102）、および（7, 97）（青色で強調表示）によって自身に折りたたまれて管状の形状になります。これらのエッジを切断します。 、ノードスタビライザー （上）と証人 、（下）。長距離エッジに近いノードの標準偏差。垂直破線は、スタビライザーと証人をカットエッジからの距離でグループ化します。 、スタビライザーエラーの累積分布関数。星は、エッジが長距離ゲートによって実装されているノードスタビライザーを示しています。ドロップエッジベンチマーク（破線赤線）では、長距離ゲートは実装されておらず、星印のスタビライザーは単位エラーになります。灰色の領域は、カットの影響を受けるノードスタビライザーに対応する確率質量です。 – 、2次元レイアウトでは、緑色のノードはノード95、98、102、および97を複製してカットエッジを示します。**e**の青色のノードは、カットベルペアを作成するためのキュービットリソースです。ノード の色は、測定されたスタビライザーの絶対誤差| -1|であり、カラーバーで示されます。エンタングルメント統計が99%の信頼レベルで検出された場合、エッジは黒、検出されない場合は紫色になります。**d**では、長距離ゲートはSWAPゲートで実装されています。**e**では、同じゲートがLOCCで実装されています。**f**では、それらはまったく実装されていません。 a b Sj c d f i Si | ⟩を3つの異なる方法で準備します。ハードウェアネイティブエッジは常にCNOTゲートで実装されますが、周期的境界条件は（1）SWAPゲート、（2）LOCC、および（3）LOを使用して格子全体にわたって実装されます。LOCCとLOの主な違いは、2 個の測定結果のフィードバック操作であり、ここで はカットの数です。22 個のケースのそれぞれが、適切なキュービット上の ゲートおよび/または ゲートの一意の組み合わせをトリガーします。測定結果の取得、対応するケースの決定、およびそれに基づくアクションは、制御ハードウェアによってリアルタイムで実行されますが、固定の追加遅延が発生します。この遅延に起因するエラーを、ゼロノイズ外挿および交互配置動的デカップリング（「[cite:Error-mitigated quantum circuit switch instructions]」セクションを参照）で緩和および抑制します。 G n n n X Z SWAP、LOCC、およびLO実装の| ⟩を、長距離ゲートを除いたハードウェアネイティブグラフ状態 ′=( , ′)でベンチマークします。つまり、 ′= \ lrです。したがって、| ′⟩を準備する回路は、Eagleプロセッサの重ヘキサゴナルトポロジに従う3層に配置された112個のCNOTゲートのみを必要とします。この回路は、| ⟩のノードスタビライザーとエッジスタビライザーを、カットゲート上のノードで測定する場合、大きなエラーを報告します。なぜなら、| ′⟩を実装するように設計されているからです。このハードウェアネイティブベンチマークをドロップエッジベンチマークと呼びます。SWAPベースの回路は、長距離エッジ lrを作成するために追加の262個のCNOTゲートを必要とし、測定されたスタビライザーの値を劇的に低下させます（[cite:Fig. 2b–d]）。対照的に、LOCCおよびLO実装のエッジ lrはSWAPゲートを必要としません。カットゲートに関与しないノードのエッジスタビライザーのエラーは、ドロップエッジベンチマークに密接に従います（[cite:Fig. 2b, c]）。逆に、仮想ゲートに関与するスタビライザーは、ドロップエッジベンチマークおよびSWAP実装よりもエラーが少なくなります（[cite:Fig. 2c]、星マーカー）。全体的な品質指標として、まずノードスタビライザーの絶対誤差の合計、つまり∑ ∈ | −1|を報告します（[cite:Extended Data Table 1]）。SWAPオーバーヘッドが大きいため、絶対誤差の合計は44.3になります。ドロップエッジベンチマークでの13.1のエラーは、4つのカットにある8つのノード（[cite:Fig. 2c]、星マーカー）によって支配されます。対照的に、LOおよびLOCCエラーはMCMの影響を受けます。LOCCがLOよりも1.9多いエラーは、テレポート回路およびカットベルペアの遅延とCNOTゲートに起因すると考えられます。SWAPベースの結果では、99%の信頼レベルで35/116のエッジにエンタングルメントを検出できません（[cite:Fig. 2b, d]）。LOおよびLOCC実装の場合、証人 は のすべてのエッジにわたる二部エンタングルメントの統計を99%の信頼レベルで検出します（[cite:Fig. 2e]）。これらの指標は、仮想長距離ゲートがSWAPへの分解よりも小さいエラーを持つスタビライザーを生成することを示しています。さらに、それらはエンタングルメント統計を検証するのに十分な低さで分散を維持します。 G G V E E E E G G G E E i V Si G 2つのQPUを1つとして操作する 次に、127個のキュービットを持つ2つのEagle QPUを、リアルタイムの古典接続を介して単一のQPUに結合します。デバイスを単一の、より大きなプロセッサとして操作することは、より大きなキュービットレジスタにまたがる量子回路を実行することを含みます。マージされたQPUで同時に実行されるユニタリーゲートおよび測定に加えて、両方のデバイスのキュービットに作用するゲートを実行するために動的回路を使用します。これは、システム全体にわたる測定結果を収集し、制御フローを決定するために必要な、物理的に分離された機器間の厳密な同期と高速な古典通信によって可能になります。 このリアルタイム古典接続を、両方のQPUを横断する重ヘキサゴナルリングから構築された134個のキュービット上にグラフ状態をエンジニアリングすることによってテストします（[cite:Fig. 3]）。これらのリングは、高品質のグラフ状態を確保するために、2レベルシステムや読み取りエラーに悩まされるキュービットを除外することによって選択されました。このグラフは3次元でリングを形成し、LOおよびLOCCで実装する4つの長距離ゲートを必要とします。前述のように、LOCCプロトコルはカットゲートごとに2つの追加キュービットをカットベルペアに必要とします。前のセクションと同様に、両方のQPUにまたがるエッジを実装しないグラフをベンチマークします。2つのデバイス間に量子リンクがないため、SWAPゲートを使用したベンチマークは不可能です。LOおよびLOCCでグラフを実装すると、すべてのエッジが99%の信頼レベルで二部エンタングルメントの統計を示します。さらに、LOおよびLOCCスタビライザーは、長距離ゲートの影響を受けないノードについては、ドロップエッジベンチマークと同等の品質を持ちます（[cite:Fig. 3c]）。長距離ゲートの影響を受けるスタビライザーは、ドロップエッジベンチマークと比較してエラーが大幅に削減されています。ノードスタビライザーの絶対誤差の合計∑ ∈ | −1|は、ドロップエッジベンチマーク、LOCC、およびLOでそれぞれ21.0、19.2、および12.6です。以前と同様に、LOCCがLOよりも6.6多いエラーは、テレポート回路およびカットベルペアの遅延とCNOTゲートに起因すると考えられます。LOCCの結果は、2つのサブ回路がリアルタイムの古典リンクで接続されている動的量子回路が、それ以外は分離したQPUで実行できることを示しています。LOの結果は、サブ回路を連続して実行できるため、実行時間の追加係数2を犠牲にして、127個のキュービットを持つ単一デバイスで取得できます。 i V Si 、3次元で示された周期的境界を持つグラフ状態。青いエッジはカットエッジです。 、単一デバイスとして操作される2つのEagle QPUのカップリングマップ（254キュービット）。紫色のノードは**a**のグラフ状態を形成するキュービットであり、青色のノードはカットベルペアに使用されます。 、**d**、スタビライザー（**c**）およびエッジ証人（**d**）の絶対誤差。LOCC（実線緑）およびLO（実線オレンジ）で実装され、ドロップエッジベンチマークグラフ（点線赤）で**a**のグラフ状態を形成します。**c**および**d**では、星はカットの影響を受けるスタビライザーとエッジ証人を示します。**c**および**d**では、灰色の領域は、それぞれカットの影響を受けるノードスタビライザーとエッジ証人に対応する確率質量です。**c**および**d**では、LO実装がドロップエッジベンチマークを上回っていることがわかります。これは、これらのデータがベンチマークおよびLOCCデータとは異なる日に取得されたため、デバイス条件が改善されたことによると考えられます。 a b c 考察と結論 LOおよびLOCCを使用して長距離ゲートを実装します。これらのゲートを使用して、103ノードの平面格子に周期境界条件をエンジニアリングし、2つのEagleプロセッサをリアルタイムで接続して、単一チップの能力を超える134個のキュービットのグラフ状態を作成します。ここでは、動的回路のスケーラブルな特性を強調するために、アプリケーションとしてグラフ状態を実装することを選択しました。当社のカットベルペアファクトリは、参照で提示されたLOCCスキームを可能にします。LOおよびLOCCプロトコルの両方が、ハードウェアネイティブベンチマークに密接に一致する高品質の結果をもたらします。回路切断は、測定された観測量の分散を増加させます。証人 に関する統計テストで示されるように、LOおよびLOCCスキームの両方で分散を制御下に保つことができます。測定された分散に関する詳細な議論は、[cite:Supplementary Information]にあります。 QPDによる分散の増加が、サンプリングオーバーヘッドの削減に焦点を当てる研究の理由です。最近、複数の2キュービットゲートを並列に切断すると、LOCCと同じサンプリングオーバーヘッドで最適なLO QPDが得られることが示されましたが、追加のアンシラリーキュービットとリセットが必要になる場合があります。LOCCでは、QPDはベルペアを切断するためにのみ必要です。このコストのかかるQPDは、複数のチップにわたってエンタングルメントを分散させることによって削除できます（つまり、ショットオーバーヘッドなし）。近〜中期では、これは従来のケーブルを介したマイクロ波領域でのゲート操作によって、または長期的には光学-マイクロ波変換によって行うことができます。エンタングルメント分散は通常ノイズが多く、最大エンタングルメント状態にならない場合があります。しかし、ゲートテレポートは最大エンタングルメントリソースを必要とします。それにもかかわらず、非最大エンタングルメント状態は、QPDのサンプリングコストを削減でき、非最大エンタングルメント状態の複数のコピーを、量子回路の実行中または連続したショット間の遅延中（リセットの場合、最大250μsになる可能性がある）にテレポート用の純粋な状態に蒸留できます。これらの設定と組み合わせることで、当社のエラー緩和され抑制された動的回路は、回路切断のサンプリングオーバーヘッドなしで、モジュラー量子コンピューティングアーキテクチャを可能にします。 アプリケーション設定では、回路切断はハミルトニアンシミュレーションに役立つ可能性があります。ここでは、回路切断のコストは、カットされた結合の強さ×進化時間に対して指数関数的です。したがって、このコストは、弱い結合および/または短い進化時間では合理的である可能性があります。さらに、参照で提示されたLOスキームは、ハダマールテストでアンシラリーキュービットを必要としますが、トロッター化された時間進化で同じ結合が複数回カットされる場合、動的回路を介したリセットが必要になります。 回路切断は、ワイヤとゲートの両方に適用できます。結果の量子回路は同様の構造を持っているため、当社の方法は両方のケースに適用可能です。当社のリアルタイム古典リンクは、長距離ゲートを実装し、分離した量子プロセッサを古典的に結合します。提示したカットベルペアは、当社の仕事を超えた価値があります。たとえば、これらのペアは、動的回路に依存する測定ベース量子コンピューティングで回路を切断するために直接使用できます。これはLOでも実現可能であり、結果は動的回路を使用した当社の実行設定と同一になります。さらに、交互配置動的デカップリングとゼロノイズ外挿の組み合わせは、フィードフォワード操作の長い遅延を緩和し、動的回路の高品質な実装を可能にします。当社の研究は、分散型超伝導量子コンピュータ用のトランスパイラが考慮する必要がある、遅延中のZZクロストークなどのノイズ源を明らかにします。要約すると、リアルタイムの古典リンクによって可能になるエラー緩和された動的回路を使用して、複数の量子プロセッサを1つとして使用できることを実証します。 方法 回路切断 量子回路のゲートは、密度行列*ρ*に作用する量子チャネルです。単一の量子チャネル を、*I*個の量子チャネル の合計として表現することによって切断し、QPDをもたらします。 *チャネル* は*よりも実装しやすく、LOまたはLOCC（[cite:Fig. 1]）から構築されます。一部の係数*ai*は負であるため、確率*Pi*を持つ有効な確率分布をチャネル*上*で回復するために、*γ* = ∑*i*|*ai*|*および*Pi* = |*ai*|/*γ*を導入します。ここで、*γ*はQPDが真の確率分布から逸脱する量と見なすことができ、したがってQPDを実装するためのコストです。QPDなしでは、観測量はで推定されます。しかし、このQPDを使用すると、*O*のバイアスされていないモンテカルロ推定量を次のように構築します。 QPD推定値*⟨O⟩*QPD*の分散は、非カット推定値*⟨O⟩*の分散よりも*γ*²倍大きくなります。*n* > 1個の同一チャネルを切断する場合、各個々のチャネルのQPDの積を形成することによって推定量を構築でき、*γ*²*n*のリスケーリング係数が生じます。分散のこの指数関数的な増加は、測定ショット数の対応する増加によって補償されます。したがって、*γ*²*n*はサンプリングオーバーヘッドと呼ばれ、回路切断は控えめに使用する必要があることを示しています。LOおよびLOCC量子チャネル*およびその係数*ai*の詳細については、「[cite:Virtual gates implemented with LO]」および「[cite:Virtual gates implemented with LOCC]」セクションを参照してください。 LOで実装された仮想ゲート ここでは、LOを使用して仮想CZゲートを実装する方法について説明します。参照に従い、各カットCZゲートをローカル操作と6つの異なる回路の合計に分解します。 ここで、*仮想Z回転。CZの前の係数2は可読性のためです。6つの可能な回路のそれぞれは、1/6の確率で重み付けされています（[cite:Extended Data Fig. 1]）。操作 (I + Z)/2 および (I - Z)/2 は、それぞれ|0⟩⟨0|および|1⟩⟨1|の射影に対応します。これらはMCMと古典的な後処理によって実装されます。より具体的には、LO QPDを使用した観測量*⟨O⟩* = ∑*iai*⟨*O*⟩*i*の期待値を計算する場合、MCMの結果が0および1の場合に期待値*⟨O*⟩*i*にそれぞれ1および-1を掛けます。 メインテキストでグラフ状態をLOで実装する実験では、*Rz*ゲートとMCMから構築された6つの回路でCZゲートを実装します。LOで4つのCZゲートを切断するには、*I* = 64 = 1,296回路が必要です。しかし、グラフ状態のノードおよびエッジスタビライザーは、最大でも1つの仮想ゲートのライトコーン内にあるため、代わりに2つのQPDを並列に実装します。これにより、期待値あたり36個のLO回路、つまり*I* = 6²= 36が必要になります。一般に、QPDからのサンプリングは、ここで*I*はQPDの回路数であり、*ai*はQPD係数です。ただし、LO QPDは36回路しかないため、QPDを完全に列挙するためにすべての36回路を実行します。完全列挙のサンプリングコストはです。さらに、|*ai*| = 1/2 ∀ *i* = 0, …, *I*−1*であるため、QPDのサンプリングと完全な列挙の両方で同じショットオーバーヘッドが発生します。 式（）の分解は、単一ゲートのサンプリングオーバーヘッドに関して最適です。最近、参考文献は、複数のゲートを並列に切断した場合にLOCCと同じ*γ*オーバーヘッドを達成する新しいプロトコルを見つけました。参考文献の証明は、分解の存在を示す理論的なものです。 LOCCで実装された仮想ゲート 次に、LOCCによる仮想ゲートを可能にする動的回路の実装について説明します。まず、動的デカップリング（DD）とゼロノイズ外挿（ZNE）を使用した動的回路のエラー抑制と緩和を提示します。第二に、カットベルペアを作成する手法と、1つ、2つ、および3つのカットベルペアを実装する回路を提示します。最後に、仮想ゲートの品質を評価するための簡単なベンチマーク実験を提案します。 エラー緩和された量子回路スイッチ命令 この論文で提示されているすべての量子回路はQiskitで記述されています。LOCC回路のフィードフォワード操作は、量子回路スイッチ命令（以下、スイッチと呼ぶ）を使用して実行されます。スイッチは、対応する測定セットの結果に応じて、量子回路が分岐できる一連のケースを定義します。この分岐は、実験ショットごとにリアルタイムで発生し、測定結果は中央プロセッサによって収集され、中央プロセッサは選択されたケース（ここでは*X*ゲートと*Z*ゲートの組み合わせに対応）をすべての制御機器にブロードキャストします。 量子コンピューティングがスケーリングするにつれて、制御電子機器はQPUに合わせて調整され、市販のコンポーネントから構築されなくなります。最近のIBMデバイスは、参考文献に示すように、専用の調整済み制御電子機器のラックを備えた単一のQPUを持っています。提示されたフィードフォワードの実現は、参考文献の研究に基づいており、そのスケーラビリティを主に2つの点で進歩させています。第一に、当社の開発は、別個の実験セットアップ間の同期と相互通信を可能にします。2つのサブQPUの制御機器は異なるラックに配置されているだけでなく、LO実験のためにそれらを個別に操作し、LOCCのために再結合するようにソフトウェアで構成可能です。このアーキテクチャは、複数のラックとQPUに拡張可能です。参考文献で指摘されている分散制御システムの運用におけるいくつかの課題を克服します。第二に、条件付き操作の期間は、測定結果、どのキュービットが測定されたか、およびどのキュービットが条件付き操作の対象になるか（ケーブル長のわずかな違いを除く）に依存しません。これにより、単一のQPUであるかのように、統合されたQPU全体でプログラムのスケジューリングと実行が均等に行えます。 フィードフォワードプロセスにより、約0.5μsのオーダーの遅延（選択されたケースに依存しない）が発生し、その間はゲートを適用できません（[cite:Extended Data Fig. 2a]、赤色領域）。この期間（*τ*）の自由進化は、通常、約10³Hzから10⁴Hzの範囲の強度を持つハミルトニアンの静的*ZZ*クロストークによって支配され、結果を大幅に悪化させます。この望ましくない相互作用や、その他の定数またはゆっくり変動する*IZ*または*ZI*項をキャンセルするために、条件付きゲートの前に交互配置DD *X*-*X*シーケンスを配置し、スイッチ期間に3*τ*を追加します（[cite:Extended Data Fig. 2a]）。*τ*の値は、一方のQPUからもう一方のQPUへの最も長い遅延パスによって決まり、DDシーケンスでの信号を最大化することによって微調整されます。さらに、ZNEを使用して、観測量全体への全体的な遅延の影響を緩和します。これを行うために、まずスイッチ期間を係数*c* = (*τ* + *δ
