저자: Almudena Carrera Vazquez Caroline Tornow Diego Ristè Stefan Woerner Maika Takita Daniel J. Egger 초록 양자 컴퓨터는 양자 역학의 법칙에 따라 정보를 처리합니다. 현재의 양자 하드웨어는 노이즈가 많고 정보를 짧은 시간 동안만 저장할 수 있으며, 일반적으로 평면 연결 구조로 배열된 몇 개의 양자 비트, 즉 큐비트로 제한됩니다. 그러나 양자 컴퓨팅의 많은 응용 프로그램은 단일 양자 처리 장치(QPU)에서 사용 가능한 것보다 더 많은 큐비트에서 하드웨어가 제공하는 평면 격자보다 더 많은 연결성이 필요합니다. 커뮤니티는 아직 실험적으로 입증되지 않은 고전 통신을 사용하여 QPU를 연결함으로써 이러한 한계를 해결하기를 희망합니다. 여기서 우리는 오류 완화된 동적 회로와 회로 절단을 실험적으로 구현하여 실시간으로 연결된 127개의 큐비트 각각이 두 개의 QPU에 걸쳐 최대 142개의 큐비트를 사용하여 주기적 연결성이 필요한 양자 상태를 생성합니다. 동적 회로에서는 양자 게이트를 런타임 내, 즉 큐비트의 코히런스 시간의 일부 내에서 중간 회로 측정 결과에 의해 고전적으로 제어할 수 있습니다. 우리의 실시간 고전 링크를 통해 우리는 다른 QPU의 측정 결과에 조건부로 한 QPU에서 양자 게이트를 적용할 수 있습니다. 또한, 오류 완화된 제어 흐름은 큐비트 연결성과 하드웨어의 명령 집합을 향상시켜 양자 컴퓨터의 다용성을 증가시킵니다. 우리의 작업은 실시간 고전 링크로 지원되는 오류 완화된 동적 회로를 통해 여러 양자 프로세서를 하나로 사용할 수 있음을 보여줍니다. 주요 내용 양자 컴퓨터는 단위 연산을 통해 양자 비트에 인코딩된 정보를 처리합니다. 그러나 양자 컴퓨터는 노이즈가 많으며 대부분의 대규모 아키텍처는 물리적 큐비트를 평면 격자에 배열합니다. 그럼에도 불구하고 오류 완화 기능을 갖춘 현재 프로세서는 127개의 큐비트로 하드웨어 네이티브 아이징 모델을 이미 시뮬레이션할 수 있으며 고전 컴퓨터의 무차별 대입 방식이 어려워지기 시작하는 규모에서 관측값을 측정할 수 있습니다. 양자 컴퓨터의 유용성은 추가적인 확장과 제한된 큐비트 연결성 극복에 달려 있습니다. 모듈식 접근 방식은 현재 노이즈가 있는 양자 프로세서를 확장하고 내결함성에 필요한 많은 수의 물리적 큐비트를 달성하는 데 중요합니다. 포획 이온 및 중성 원자 아키텍처는 큐비트를 물리적으로 이동시켜 모듈성을 달성할 수 있습니다. 단기적으로 초전도 큐비트의 모듈성은 인접한 칩을 연결하는 단거리 상호 연결을 통해 달성됩니다. 중기적으로 마이크로파 영역에서 작동하는 장거리 게이트는 긴 일반 케이블을 통해 수행될 수 있습니다. 이렇게 하면 효율적인 오류 보정에 적합한 비평면 큐비트 연결이 가능합니다. 장기적인 대안은 마이크로파-광 트랜스덕션을 활용하는 광 링크를 사용하여 원격 QPU를 얽어매는 것입니다. 이는 우리가 아는 한 아직 시연되지 않았습니다. 또한, 동적 회로는 런타임 내 중간 측정(MCM)을 수행하고 큐비트의 코히런스 시간 내에서 게이트를 고전적으로 제어하여 양자 컴퓨터의 연산 집합을 확장합니다. 이러한 회로는 알고리즘 품질과 큐비트 연결성을 향상시킵니다. 본 논문에서 보여주듯이, 동적 회로는 실시간 고전 링크를 통해 QPU를 연결함으로써 모듈성도 가능하게 합니다. 우리는 모듈식 아키텍처에서 장거리 상호 작용을 구현하기 위해 가상 게이트에 기반한 보완적인 접근 방식을 취합니다. 임의의 위치에 있는 큐비트를 연결하고 준 확률 분해(QPD)를 통해 얽힘 통계를 생성합니다. 로컬 연산(LO) 전용 방식과 고전 통신(LOCC)으로 확장된 방식을 비교합니다. LO 방식은 두 큐비트 설정에서 시연되었으며, 로컬 연산만 사용하여 여러 양자 회로를 실행해야 합니다. 대조적으로, LOCC를 구현하기 위해 텔레포테이션 회로에서 가상 벨 쌍을 소비하여 두 큐비트 게이트를 생성합니다. 희소하고 평면적인 연결성을 가진 양자 하드웨어에서는 임의의 큐비트 간에 벨 쌍을 생성하려면 장거리 제어-NOT(CNOT) 게이트가 필요합니다. 이러한 게이트를 피하기 위해 로컬 연산에 대한 QPD를 사용하여 텔레포테이션이 소비하는 잘린 벨 쌍을 생성합니다. LO는 고전 링크가 필요하지 않으므로 LOCC보다 구현이 더 간단합니다. 그러나 LOCC는 단일 매개변수 템플릿 회로만 필요하므로 LO보다 컴파일하기 더 효율적이며 QPD 비용은 LO 방식보다 낮습니다. 우리의 연구는 네 가지 주요 기여를 합니다. 첫째, 17절의 가상 게이트를 구현하기 위해 여러 개의 잘린 벨 쌍을 생성하는 양자 회로와 QPD를 제시합니다. 둘째, 동적 회로의 고전 제어 하드웨어 지연으로 인해 발생하는 오류를 동적 디커플링과 제로-노이즈 외삽의 조합으로 억제하고 완화합니다. 셋째, 이러한 방법을 활용하여 103개 노드 그래프 상태에 주기적 경계 조건을 엔지니어링합니다. 넷째, 두 개의 별도 QPU 간의 실시간 고전 연결을 시연하여 분산된 QPU 시스템이 고전 링크를 통해 하나로 작동할 수 있음을 보여줍니다. 동적 회로와 결합된 이 기능은 142개의 큐비트에 걸쳐 두 장치를 하나의 양자 컴퓨터로 작동할 수 있게 하며, 이는 주기적 그래프 상태를 엔지니어링하여 시연합니다. 장거리 게이트 생성 경로를 논의하고 결론을 제시합니다. 회로 절단 큐비트 수 또는 연결성의 제한으로 인해 하드웨어에서 직접 실행할 수 없는 대규모 양자 회로를 게이트를 절단하여 실행합니다. 회로 절단은 복잡한 회로를 개별적으로 실행할 수 있는 하위 회로로 분해합니다. 그러나 실행해야 하는 회로 수가 증가하며, 이를 샘플링 오버헤드라고 합니다. 그런 다음 이러한 하위 회로의 결과를 고전적으로 재결합하여 원래 회로의 결과를 얻습니다(방법 섹션). [Sec6] 우리 작업의 주요 기여 중 하나가 LOCC로 가상 게이트를 구현하는 것이므로, 필요한 잘린 벨 쌍을 로컬 연산으로 생성하는 방법을 보여줍니다. 여기서 여러 개의 잘린 벨 쌍은 매개변수화된 양자 회로, 즉 잘린 벨 쌍 팩토리(그림 1b, c)를 통해 엔지니어링됩니다. 여러 쌍을 동시에 절단하면 샘플링 오버헤드가 줄어듭니다. 잘린 벨 쌍 팩토리는 두 개의 분리된 양자 회로를 형성하므로 각 하위 회로를 장거리 게이트가 있는 큐비트에 가깝게 배치합니다. 그런 다음 생성된 리소스는 텔레포테이션 회로에서 소비됩니다. 예를 들어, 그림 1b에서는 잘린 벨 쌍을 사용하여 큐비트 쌍 (0, 1) 및 (2, 3)에 CNOT 게이트를 생성합니다(‘잘린 벨 쌍 팩토리’ 섹션 참조). [Sec11] , IBM Quantum System Two 아키텍처의 그림. 여기서는 두 개의 127 큐비트 Eagle QPU가 실시간 고전 링크로 연결됩니다. 각 QPU는 랙에 있는 자체 전자 장치로 제어됩니다. 두 랙을 긴밀하게 동기화하여 두 QPU를 하나로 작동시킵니다. , 텔레포테이션 회로에서 잘린 벨 쌍을 소비하여 큐비트 쌍 (q0, q1) 및 (q2, q3)에 가상 CNOT 게이트를 구현하기 위한 템플릿 양자 회로. 보라색 이중선은 실시간 고전 링크에 해당합니다. , 두 개의 동시 잘린 벨 쌍에 대한 잘린 벨 쌍 팩토리 C2(θi). QPD는 총 27개의 다른 매개변수 세트 θi를 갖습니다. 여기서,. a b c 주기적 경계 조건 Eagle 프로세서인 ibm_kyiv에서 물리적 연결성으로 인한 제한을 넘어서는 주기적 경계 조건을 가진 그래프 상태 |G⟩를 구성합니다(‘그래프 상태’ 섹션 참조). [Sec13] 여기서, G는 |V| = 103개의 노드를 가지고 있으며, Eagle 프로세서의 상단과 하단 큐비트 간에 4개의 장거리 엣지 Elr = {(1, 95), (2, 98), (6, 102), (7, 97)}가 필요합니다(그림 2a). [Fig2] 각 노드 i �� V에서 노드 안정자 Si와 각 엣지 (i, j) �� E에 걸친 곱 SiSj로 형성된 엣지 안정자를 측정합니다. 이러한 안정자로부터 얽힘 증명자 W = ∑(i,j)∈E [SiSj − X i X j ∏ k ∈ N (i) \ {j} Z k ∏ l ∈ N (j) \ {i} Z l ] 를 구축하는데, 이는 엣지 (i, j) �� E에 걸쳐 이분 얽힘이 있는 경우 음수입니다(참조)(‘얽힘 증명자’ 섹션 참조). [Sec14] 우리는 가상 게이트로 재현하려는 리소스이기 때문에 이분 얽힘에 초점을 맞춥니다. 두 개 이상의 당사자 간의 증명자를 측정하면 가상 게이트가 아닌 게이트와 측정의 품질만 측정되어 가상 게이트의 영향이 덜 명확해집니다. , 헤비-헥사고날 그래프는 엣지 (1, 95), (2, 98), (6, 102), (7, 97) (파란색으로 강조 표시됨)에 의해 원통 형태로 자체적으로 접힙니다. 이 엣지들을 절단합니다. , 노드 안정자 Sj (위)와 증명자 W(i,j) (아래), 1 표준 편차를 가진 노드 및 엣지 안정자 및 증명자. 수직 점선은 잘린 엣지로부터의 거리에 따라 안정자와 증명자를 그룹화합니다. , 안정자 오류의 누적 분포 함수. 별표는 엣지가 장거리 게이트에 의해 구현된 노드 안정자 Sj를 나타냅니다. 드롭된 엣지 벤치마크(점선 빨간색 선)에서는 장거리 게이트가 구현되지 않았으며 별표로 표시된 안정자는 단위 오류가 있습니다. 회색 영역은 절단에 영향을 받은 노드 안정자에 해당하는 확률 질량입니다. – , 2차원 레이아웃에서 녹색 노드는 95, 98, 102, 97 노드를 복제하여 잘린 엣지를 보여줍니다. 의 파란색 노드는 잘린 벨 쌍을 생성하는 큐비트 리소스입니다. 노드 i의 색상은 측정된 안정자 Si - 1의 절대 오류로, 색상 막대로 표시됩니다. 엣지가 99% 신뢰 수준에서 얽힘 통계가 감지되면 검은색이고 그렇지 않으면 보라색입니다. 에서는 장거리 게이트가 SWAP 게이트로 구현됩니다. 에서는 동일한 게이트가 LOCC로 구현됩니다. 에서는 구현되지 않습니다. a b c d f e d e f SWAP, LOCC 및 LO 구현을 사용하여 |G⟩를 준비합니다. 하드웨어 네이티브 그래프 상태를 벤치마킹합니다. 장거리 게이트가 없는 G′ = (V, E′) 그래프를 사용하여 장거리 게이트를 제거합니다. 즉, E′ = E \ Elr. |G′⟩를 준비하는 회로는 헤비-헥사고날 토폴로지에 따라 112개의 CNOT 게이트만 필요로 합니다. 이 회로는 |G⟩의 노드 및 엣지 안정자를 측정할 때 큰 오류를 보고합니다. 이를 드롭된 엣지 벤치마크라고 합니다. 스왑 기반 회로는 Elr의 장거리 엣지를 생성하기 위해 262개의 추가 CNOT 게이트가 필요하며, 이는 측정된 안정자의 값을 크게 감소시킵니다(그림 2b-d). [Fig2] 대조적으로, LOCC 및 LO 구현은 스왑 게이트가 필요하지 않습니다. 잘린 게이트에 관여하지 않는 노드의 안정자 오류는 드롭된 엣지 벤치마크를 따릅니다(그림 2b, c). [Fig2] 반대로, 가상 게이트가 관련된 안정자는 드롭된 엣지 벤치마크 및 스왑 구현보다 오류가 적습니다(그림 2c, 별표 마커). [Fig2] 전반적인 품질 지표로, 노드 안정자의 절대 오류 합 ∑i∈V |Si − 1| 를 먼저 보고합니다(확장 데이터 표 1). [Tab1] 큰 스왑 오버헤드는 44.3의 절대 오류 합계에 해당합니다. 드롭된 엣지 벤치마크의 13.1 오류는 4개의 절단에 있는 8개의 노드로 인해 발생합니다(그림 2c, 별표 마커). [Fig2] 대조적으로, LO 및 LOCC 오류는 MCM의 영향을 받습니다. LO보다 LOCC의 1.9 추가 오류는 텔레포테이션 회로 및 잘린 벨 쌍의 지연 및 CNOT 게이트에 기인합니다. 스왑 기반 결과에서 W(i,j) 는 99% 신뢰 수준에서 116개의 엣지 중 35개에 대해 얽힘을 감지하지 못합니다(그림 2b, d). [Fig2] LO 및 LOCC 구현의 경우, W(i,j) 는 99% 신뢰 수준에서 G의 모든 엣지에 걸쳐 이분 얽힘 통계를 감지합니다(그림 2e). [Fig2] 이러한 지표는 가상 장거리 게이트가 스왑으로 분해하는 것보다 더 적은 오류를 가진 안정자를 생성함을 보여줍니다. 또한 얽힘 통계를 검증할 수 있을 만큼 분산을 낮게 유지합니다. 두 개의 QPU를 하나로 작동 이제 127개의 큐비트를 가진 두 개의 Eagle QPU를 실시간 고전 연결을 통해 단일 QPU로 결합합니다. 장치를 단일의 더 큰 프로세서로 작동시키는 것은 더 큰 큐비트 레지스터에 걸친 양자 회로를 실행하는 것을 포함합니다. 병합된 QPU에서 동시에 실행되는 단위 게이트 및 측정 외에도, 두 장치의 큐비트에 작용하는 게이트를 수행하기 위해 동적 회로를 사용합니다. 이는 전체 시스템에 걸쳐 측정 결과를 수집하고 제어 흐름을 결정하는 데 필요한 물리적으로 분리된 장치 간의 긴밀한 동기화 및 빠른 고전 통신을 통해 가능합니다. 두 QPU를 통과하는 헤비-헥사고날 링으로 구성된 134개의 큐비트에 걸쳐 그래프 상태를 엔지니어링하여 이 실시간 고전 연결을 테스트합니다(그림 3). [Fig3] 이러한 링은 2레벨 시스템 및 판독 오류로 문제가 되는 큐비트를 제외하여 고품질 그래프 상태를 보장하도록 선택되었습니다. 이 그래프는 3차원에서 링을 형성하며 LO 및 LOCC로 구현하는 4개의 장거리 게이트가 필요합니다. 이전과 마찬가지로 LOCC 프로토콜은 절단 게이트당 두 개의 추가 큐비트가 필요합니다. 이전 섹션과 마찬가지로 QPU 간에 걸쳐 있는 엣지를 구현하지 않는 그래프에 대한 결과를 벤치마킹합니다. 두 장치 사이에 양자 링크가 없으므로 스왑 게이트를 사용한 벤치마킹은 불가능합니다. LO 및 LOCC로 그래프를 구현할 때 99% 신뢰 수준에서 모든 엣지가 이분 얽힘 통계를 나타냅니다. 또한, LO 및 LOCC 안정자는 장거리 게이트에 영향을 받지 않는 노드에 대해 드롭된 엣지 벤치마크와 동일한 품질을 갖습니다(그림 3c). [Fig3] 장거리 게이트에 영향을 받는 안정자는 드롭된 엣지 벤치마크에 비해 오류가 크게 감소합니다. 노드 안정자 ∑i∈V |Si − 1| 의 절대 오류 합계는 드롭된 엣지 벤치마크, LOCC 및 LO에 대해 각각 21.0, 19.2 및 12.6입니다. 이전과 마찬가지로 LO보다 LOCC의 6.6 추가 오류는 텔레포테이션 회로 및 잘린 벨 쌍의 지연 및 CNOT 게이트에 기인합니다. LOCC 결과는 두 하위 회로가 실시간 고전 링크로 연결된 동적 양자 회로가 두 개의 분리된 QPU에서 실행될 수 있음을 보여줍니다. LO 결과는 하위 회로를 순차적으로 실행할 수 있으므로 런타임이 2배 증가하는 비용으로 단일 장치에서 얻을 수 있습니다. , 3차원으로 표시된 주기적 경계가 있는 그래프 상태. 파란색 엣지는 잘린 엣지입니다. , 254개 큐비트의 단일 장치로 작동하는 두 개의 Eagle QPU의 커플링 맵. 파란색 노드는 의 그래프 상태를 형성하는 큐비트이며 파란색 노드는 잘린 벨 쌍에 사용됩니다. , , LOCC(단색 녹색) 및 LO(단색 주황색)로 구현된 안정자( ) 및 엣지 증명자( )의 절대 오류 및 드롭된 엣지 벤치마크 그래프(점선 빨간색) 의 그래프 상태에 대한. 및 에서 별표는 절단에 영향을 받는 안정자와 엣지 증명자를 나타냅니다. 및 에서 회색 영역은 각각 노드 안정자 및 엣지 증명자에 영향을 받는 확률 질량입니다. 및 에서 LO 구현은 드롭된 엣지 벤치마크보다 성능이 우수함을 관찰하며, 이는 이러한 데이터가 벤치마크 및 LOCC 데이터와 다른 날짜에 촬영되었기 때문에 더 나은 장치 조건에 기인합니다. a b a c d c d a c d c d c d 논의 및 결론 LO 및 LOCC로 장거리 게이트를 구현합니다. 이러한 게이트를 사용하여 103개 노드의 평면 격자에 주기적 경계 조건을 엔지니어링하고 두 개의 Eagle 프로세서를 실시간으로 연결하여 134개 큐비트에 걸쳐 그래프 상태를 생성하며, 이는 단일 칩의 기능을 넘어섭니다. 여기서는 동적 회로의 확장 가능한 속성을 강조하기 위한 응용 프로그램으로 그래프 상태를 구현하기로 선택했습니다. 우리의 잘린 벨 쌍 팩토리는 17절에 제시된 LOCC 방식을 가능하게 합니다. LO 및 LOCC 프로토콜 모두 하드웨어 네이티브 벤치마크와 밀접하게 일치하는 고품질 결과를 제공합니다. 회로 절단은 측정된 관측값의 분산을 증가시킵니다. 증명자에 대한 통계적 테스트에서 알 수 있듯이 LO 및 LOCC 방식 모두에서 분산을 제어하 Within 할 수 있습니다. 측정된 분산에 대한 자세한 논의는 보충 정보 [MOESM1]에서 찾을 수 있습니다. QPD로 인한 분산 증가는 현재 연구가 샘플링 오버헤드 감소에 초점을 맞추는 이유입니다. 최근 여러 개의 두 큐비트 게이트를 병렬로 절단하면 LOCC와 동일한 샘플링 오버헤드를 가진 최적의 LO QPD를 얻을 수 있지만 추가 앤실라 큐비트와 잠재적인 리셋이 필요하다는 사실이 밝혀졌습니다. LOCC에서 QPD는 벨 쌍을 절단하는 데만 필요합니다. 이 비용이 많이 드는 QPD는 여러 칩에 얽힘을 분배함으로써 제거될 수 있습니다(즉, 샷 오버헤드 없음). 단기 및 중기적으로 이는 일반 케이블을 통한 마이크로파 영역에서의 게이트 작동 또는 장기적으로 광-마이크로파 트랜스덕션을 통해 수행될 수 있습니다. 얽힘 분배는 일반적으로 노이즈가 많으며 최대 얽힘 상태가 아닌 상태로 이어질 수 있습니다. 그러나 게이트 텔레포테이션은 최대 얽힘 리소스를 요구합니다. 그럼에도 불구하고, 최대 얽힘 상태가 아닌 상태는 QPD의 샘플링 비용을 낮출 수 있습니다. 그리고 최대 얽힘 상태가 아닌 상태의 여러 복사본은 양자 회로 실행 중 또는 잠재적으로 250μs까지 클 수 있는 연속 샷 간의 지연 중에 텔레포테이션을 위한 순수 상태로 증류될 수 있습니다. 이러한 설정과 결합된 오류 완화 및 억제된 동적 회로는 회로 절단의 샘플링 오버헤드 없이 모듈식 양자 컴퓨팅 아키텍처를 가능하게 할 것입니다. 응용 프로그램 설정에서 회로 절단은 해밀토니언 시뮬레이션에 유익할 수 있습니다. 여기서 회로 절단의 비용은 절단된 결합의 강도에 경과 시간의 지수입니다. 따라서 이 비용은 약한 결합 및/또는 짧은 경과 시간 동안 합리적일 수 있습니다. 또한, 17절에 제시된 LO 방식은 Hadamard 테스트에서 앤실라 큐비트를 요구하며, 트로터화된 시간 진화에서 동일한 결합이 여러 번 절단되면 동적 회로를 통해 리셋이 필요합니다. 회로 절단은 와이어와 게이트 모두에 적용될 수 있습니다. 결과 양자 회로는 유사한 구조를 가지므로 우리의 접근 방식은 두 경우 모두에 적용 가능합니다. 우리의 실시간 고전 링크는 장거리 게이트를 구현하고 고전적으로 분리된 양자 프로세서를 결합합니다. 우리가 제시하는 잘린 벨 쌍은 우리 작업 이상의 가치를 갖습니다. 예를 들어, 이러한 쌍은 동적 회로에 의존하는 측정 기반 양자 컴퓨팅에서 회로를 절단하는 데 직접 사용할 수 있습니다. 이는 LO를 통해서도 달성될 수 있으며, 결과는 동적 회로를 가진 우리의 것과 동일한 실행 설정이 될 것입니다. 또한, 계단식 동적 디커플링과 제로-노이즈 외삽의 조합은 피드포워드 연산의 긴 지연을 완화하여 동적 회로의 고품질 구현을 가능하게 합니다. 우리의 연구는 분산 초전도 양자 컴퓨터를 위한 트랜스파일러가 고려해야 하는 잡음 소스, 예를 들어 지연 중에 발생하는 ZZ 크로스토크에 대한 통찰력을 제공합니다. 요약하면, 우리는 실시간 고전 링크로 지원되는 오류 완화된 동적 회로를 통해 여러 양자 프로세서를 하나로 사용할 수 있음을 보여줍니다. 방법 회로 절단 양자 회로의 게이트는 밀도 행렬 ρ에 작용하는 양자 채널입니다. 단일 양자 채널 T는 QPD를 초래하는 I개의 양자 채널 {Ti}의 합으로 T를 표현하여 절단합니다. 채널 {Ti}는 T보다 구현하기 쉬우며 LO 또는 LOCC(그림 1)에서 구축됩니다. 일부 계수 ai가 음수이므로, 확률 pi를 갖는 채널 T에 대한 유효한 확률 분포를 복구하기 위해 γ = ∑i |ai| 와 pi = |ai|/γ를 도입합니다. 여기서 γ는 QPD가 실제 확률 분포에서 벗어나는 양으로 볼 수 있으며, 따라서 QPD를 구현하는 데 드는 비용입니다. QPD 없이 관측값 O는 ⟨O⟩ = ∑i ai⟨O⟩i 로 추정됩니다. 그러나 이 QPD를 사용할 때, 우리는 O에 대한 편향되지 않은 몬테카를로 추정치를 다음과 같이 구축합니다. QPD 추정기 ⟨O⟩QPD의 분산은 비절단 추정기 ⟨O⟩보다 γ2 배 더 큽니다(참조). n > 1개의 동일한 채널을 절단할 때, 각 개별 채널에 대한 QPD의 곱을 취하여 추정치를 구축할 수 있으며, 이는 γ2n 배율 인자를 초래합니다. 분산의 이러한 지수적 증가는 측정된 샷 수의 해당 증가로 보상됩니다. 따라서 γ2n은 샘플링 오버헤드라고 하며, 회로 절단은 절약해서 사용해야 함을 나타냅니다. LO 및 LOCC 양자 채널 Ti 및 해당 계수 ai의 세부 정보는 ‘LO로 구현된 가상 게이트’ 및 ‘LOCC로 구현된 가상 게이트’ 섹션에서 제공됩니다. [Sec8] [Sec9] LO로 구현된 가상 게이트 여기서는 LO로 가상 CZ 게이트를 구현하는 방법을 논의합니다. 16절을 따르며, 따라서 각 절단된 CZ 게이트를 로컬 연산과 6개의 다른 회로의 합으로 분해하며, 이는 다음과 같이 정의됩니다. 여기서 Z는 가상 Z 회전입니다. CZ 앞의 2배는 가독성을 위한 것입니다. 6개의 가능한 회로 각각은 1/6의 확률(확장 데이터 그림 1)로 가중됩니다. [Fig4] (I + Z)/2 및 (I - Z)/2 연산은 각각 |0⟩⟨0| 및 |1⟩⟨1| 프로젝터에 해당합니다. MCM 및 고전 후처리로 구현됩니다. 더 구체적으로, LO QPD로 관측값 ⟨O⟩ = ∑iai⟨O⟩i 의 기댓값을 계산할 때, MCM 결과가 0과 1인 경우 기댓값 ⟨O⟩i에 각각 1과 -1을 곱합니다. 주요 텍스트에서 그래프 상태를 구현하는 실험에서 Rz 게이트와 MCM으로 구성된 6개의 회로로 CZ 게이트를 구현합니다. LO로 4개의 CZ 게이트를 절단하면 I = 64 = 1,296개의 회로가 필요합니다. 그러나 그래프 상태의 노드 및 엣지 안정자는 최대 한 가상 게이트의 라이트 콘 내에 있으므로, 대신 두 개의 QPD를 병렬로 구현하여 I = 62 = 36개의 LO 회로가 각 기댓값에 대해 필요합니다. 일반적으로 QPD에서 샘플링하면 I와 ai가 QPD 계수인 경우 오버헤드가 발생합니다. 그러나 LO QPD는 36개의 회로만 포함하므로 모든 36개의 회로를 실행하여 QPD를 완전히 열거합니다. 완전 열거의 샘플링 비용은 γ2n입니다. 또한, |ai| = 1/2 ∀ i = 0, ..., I-1 이므로, QPD에서 샘플링하는 것과 완전히 열거하는 것 모두 동일한 샷 오버헤드를 갖습니다. 방정식 (3)의 분해는 단일 게이트에 대한 샘플링 오버헤드와 관련하여 최적입니다. 최근,은 병렬로 여러 게이트를 절단할 때 LOCC와 동일한 γ 오버헤드를 달성하는 새로운 프로토콜을 발견했습니다.의 증명은 분해의 존재를 보여주는 이론적 증거입니다. LOCC로 구현된 가상 게이트 이제 LOCC를 통해 가상 게이트를 가능하게 하는 동적 회로 구현에 대해 논의합니다. 먼저 동적 회로에 대한 오류 억제 및 완화를 동적 디커플링(DD) 및 제로-노이즈 외삽(ZNE)으로 제시합니다. 둘째, 잘린 벨 쌍을 생성하는 방법론을 논의하고 하나, 둘, 세 개의 잘린 벨 쌍을 구현하는 회로를 제시합니다. 마지막으로 가상 게이트의 품질을 평가하기 위한 간단한 벤치마킹 실험을 제안합니다. 오류 완화된 양자 회로 스위치 지침 이 작업에서 제시된 모든 양자 회로는 Qiskit으로 작성됩니다. LOCC 회로의 피드포워드 연산은 양자 회로 스위치 지침, 이하 스위치로 실행됩니다. 스위치는 측정 집합의 결과에 따라 양자 회로가 분기될 수 있는 경우 집합을 정의합니다. 이 분기는 각 실험 샷에 대해 실시간으로 발생하며, 측정 결과는 중앙 프로세서에서 수집되어 선택된 케이스(여기서는 X 및 Z 게이트 조합에 해당)를 모든 제어 장치에 방송합니다. 양자 컴퓨팅이 확장됨에 따라 제어 전자 장치는 QPU에 맞게 조정되며 기성품 구성 요소로 더 이상 제작되지 않습니다. 최근 IBM 장치에는 그림에 표시된 대로 전용 및 맞춤형 제어 전자 장치 랙이 있는 단일 QPU가 있습니다. 우리가 제시하는 피드포워드 구현은의 작업을 기반으로 하며 두 가지 주요 방식으로 확장성을 발전시킵니다. 첫째, 우리의 개발은 별도의 실험 설정 간의 동기화 및 상호 통신을 가능하게 합니다. 두 하위 QPU의 제어 장치는 다른 랙에 있을 뿐만 아니라 LO 실험에 대해 독립적으로 작동하고 LOCC에 대해 재결합되도록 소프트웨어에서 구성할 수 있습니다. 이 아키텍처는 여러 랙 및 QPU로 확장 가능합니다. 이는에서 지적한 분산 제어 시스템 운영의 여러 과제를 극복합니다. 둘째, 조건부 연산의 지속 시간은 선택된 케이스에 관계없이 측정된 큐비트, 측정된 큐비트 및 조건부 연산의 영향을 받는 큐비트(케이블 길이의 사소한 차이 제외)에 독립적입니다. 이렇게 하면 결합된 QPU 전체에서 마치 단일 QPU인 것처럼 프로그램의 예약 및 실행이 가능합니다. 피드포워드 프로세스는 약 0.5μs의 지연 시간(선택된 케이스에 독립적)을 발생시키며, 이 기간 동안에는 게이트를 적용할 수 없습니다(확장 데이터 그림 5a, 빨간색 영역). [Fig5] 이 기간(τ) 동안의 자유
