ột đột phá graphene có thể giúp pin xe điện tồn tại lâu hơn và lưu trữ nhiều năng lượng hơn

Tác giả: In Hyuk Son Jong Hwan Park Soonchul Kwon Seongyong Park Mark H. Rümmeli Alicja Bachmatiuk Hyun Jae Song Junhwan Ku Jang Wook Choi Jae-man Choi Seok-Gwang Doo Hyuk Chang Tóm tắt Silic đang nhận được sự chú ý đáng kể như là một vật liệu hoạt tính cho các cực âm pin lithium-ion thế hệ tiếp theo vì dung lượng khối lượng riêng vượt trội của nó. Tuy nhiên, sự thay đổi thể tích lớn của silic trong các chu kỳ sạc-xả làm suy yếu khả năng cạnh tranh của nó về mật độ năng lượng thể tích và tuổi thọ chu kỳ. Ở đây, chúng tôi báo cáo sự phát triển trực tiếp graphene trên các hạt nano silic mà không có sự hình thành cacbua silic. Các lớp graphene được neo trên bề mặt silic giúp bù đắp sự giãn nở thể tích của silic thông qua quá trình trượt giữa các lớp graphene liền kề. Khi kết hợp với cực dương lithium cobalt oxide thương mại, lớp phủ graphene không chứa cacbua silic cho phép pin đầy đạt mật độ năng lượng thể tích lần lượt là 972 và 700 Wh l−1 tại chu kỳ đầu tiên và thứ 200, cao gấp 1,8 và 1,5 lần so với pin lithium-ion thương mại hiện tại. Quan sát này cho thấy cấu trúc lớp hai chiều của graphene và sự tích hợp không chứa cacbua silic của nó với silic có thể đóng vai trò là một nguyên mẫu trong việc thúc đẩy các cực âm silic trở thành công nghệ khả thi về mặt thương mại. Giới thiệu Dung lượng khối lượng riêng lý thuyết của silic (Si) đạt gần 4.000 mAh g−1. Giá trị vượt trội này đã thúc đẩy cộng đồng pin đầu tư đáng kể nỗ lực nghiên cứu vì dung lượng khối lượng riêng cao cho phép tăng đáng kể mật độ năng lượng của pin lithium-ion (LIB), và do đó đưa các ứng dụng LIB trong tương lai, chẳng hạn như xe điện, trở thành hiện thực [^1^,^2^,^3^,^4^,^5^]. Trong thập kỷ qua, nhiều cấu trúc điện cực tiên tiến [^6^,^7^,^8^,^9^,^10^,^11^,^12^,^13^,^14^,^15^,^16^] và thiết kế chất kết dính [^17^,^18^,^19^] đã được phát triển để giải quyết các vấn đề suy giảm dung lượng mãn tính bắt nguồn từ sự thay đổi thể tích lớn của Si, dẫn đến hiệu suất chu kỳ được cải thiện đáng kể ngay cả qua hàng nghìn chu kỳ [^11^]. Mặc dù có giá trị khối lượng riêng đầy hứa hẹn và tiến bộ đáng kể về tuổi thọ chu kỳ, hầu hết các cực âm Si được chứng minh cho đến nay chủ yếu tập trung vào dung lượng khối lượng riêng nhưng chưa mang lại lời hứa tương tự về dung lượng thể tích của chúng vì các thiết kế điện cực hiện tại dựa vào không gian trống được xác định trước để bù đắp cho sự giãn nở thể tích của Si. Tuy nhiên, trong nhiều ứng dụng LIB bao gồm cả thiết bị điện tử di động, mật độ năng lượng thể tích là một thông số quan trọng trong việc xác định hiệu suất pin. Cùng với tuổi thọ chu kỳ tương đối kém, mật độ năng lượng thể tích yếu hiện đang là một nút thắt lớn trong việc triển khai các cực âm Si trong các pin thương mại. Để đáp ứng nhu cầu quan trọng này, công nghệ cực âm Si cần được xem xét lại với các thiết kế điện cực khác nhau cung cấp hiệu suất chu kỳ ổn định trong khi thể tích điện cực được giảm thiểu. Mặc dù có nhiều hình thái Si và hỗn hợp của chúng với các vật liệu dẫn điện khác hiện có, nhưng để có một giải pháp ngay lập tức cho việc sản xuất thực tế đòi hỏi kiểm soát chất lượng tiêu chuẩn cao, việc tổng hợp các thành phần Si hoạt tính một cách dễ dàng và có thể mở rộng là rất quan trọng. Từ quan điểm ứng dụng thực tế, trong số rất nhiều ứng viên khả thi, việc sử dụng các hạt nano silic (NPs) thương mại với lớp phủ bề mặt dẫn điện đơn giản và hiệu quả sẽ rất mong muốn. Nhiều loại vật liệu dẫn điện bao gồm cacbon vô định hình (AC) đã được nghiên cứu làm vật liệu phủ cho cực âm NP Si [^8^,^20^,^21^]. Tuy nhiên, hầu hết chúng không cung cấp hiệu suất chu kỳ ổn định lâu dài vì các vật liệu phủ được triển khai không thể bù đắp cho sự giãn nở thể tích của Si và do đó bị nứt trong các chu kỳ lặp đi lặp lại. Trong nỗ lực giải quyết hạn chế của các lớp phủ dẫn điện trước đây cũng như đạt được hiệu suất chu kỳ tốt với mật độ năng lượng thể tích cao hơn đáng kể, trong nghiên cứu này, chúng tôi sử dụng graphene nhiều lớp được phát triển trực tiếp trên bề mặt Si làm vật liệu phủ. Đặc tính lớp hai chiều (2D) của graphene mang lại hoạt động độc đáo và hiệu quả cho các cực âm Si vì graphene nhiều lớp có thể bù đắp sự giãn nở thể tích của Si thông qua quá trình trượt giữa các lớp liền kề mà không cần cung cấp không gian trống *trước* trong điện cực đã chế tạo. Ngoài ra, viên nén NP Si được phủ graphene thể hiện 12,8 S cm−1 ở hàm lượng graphene chỉ 1% trọng lượng thông qua mạng lưới liên kết cao. Để đạt được điều này, chúng tôi khắc phục thách thức phát triển graphene trực tiếp trên bề mặt Si mà không hình thành cacbua silic (SiC) bằng cách phát triển một quy trình lắng đọng hơi hóa học (CVD) liên quan đến chất oxy hóa nhẹ. Sự hình thành SiC là tai hại trong hoạt động của cực âm Si vì SiC là chất cách điện với đặc tính khuyết tật kém. Hơn nữa, SiC không hoạt động trong phản ứng với ion Li và do đó cản trở sự khuếch tán của ion Li vào pha Si. Với sự hỗ trợ của quá trình trượt lớp trung gian graphene và độ dẫn điện được tăng cường, các NP Si được phủ graphene đạt dung lượng thể tích 2.500 mAh cm−3 (so với 550 mAh cm−3 của than chì thương mại), giá trị cao nhất trong số các báo cáo cho đến nay đối với bất kỳ cực âm LIB nào trong khi thể hiện hiệu suất chu kỳ và tốc độ xuất sắc. Kết quả Phát triển graphene không chứa SiC trên Si Việc phát triển trực tiếp graphene chất lượng cao trên Si bằng quy trình CVD đã được chứng minh là đầy thách thức [^22^] vì các điều kiện tổng hợp graphene điển hình yêu cầu môi trường khử có xu hướng loại bỏ lớp oxit Si tự nhiên khỏi bề mặt Si, sau đó thúc đẩy phản ứng giữa Si và các tiền chất cacbon bị phân hủy để tạo thành SiC [^23^]. Cách tiếp cận ban đầu của chúng tôi là sử dụng metan (CH4) làm tiền chất cacbon trộn với H2 đã không đạt được sự phát triển graphene trên các NP Si (Hình bổ sung 1), do đó chỉ tạo ra β-SiC (Hình bổ sung 2). Để khắc phục hạn chế này, chúng tôi đã đưa carbon dioxide (CO2), một chất oxy hóa nhẹ, vào quy trình CVD cùng với CH4 (tham khảo [^24^,^25^]). Việc đưa CO2 cho phép tránh sự hình thành SiC và cũng giảm nhiệt độ phát triển so với sự phát triển graphene đã biết trên bề mặt [^23^]. Trong thí nghiệm của chúng tôi, ở 900 °C, sự phát triển graphene không hoàn chỉnh hoặc không đồng nhất (Hình bổ sung 3), trong khi sự phát triển graphene ở 1.100 °C tạo ra các lớp oxit trên bề mặt Si quá dày đối với sự khuếch tán ion Li hiệu quả (Hình bổ sung 4). Ở nhiệt độ trung gian 1.000 °C, 2–10 lớp graphene đã được hình thành như được hiển thị trong ảnh kính hiển vi điện tử truyền qua (TEM) (Hình 1a,b) hiển thị rõ ràng cấu trúc lớp cũng như khoảng cách giữa các lớp gần 3,4 Å (Hình 1b, ảnh nhỏ). Quan sát kỹ hơn cho thấy các lớp riêng lẻ được neo trực tiếp vào bề mặt hạt Si tại các đầu của chúng (mũi tên đỏ trong Hình 1c) và song song với bề mặt Si. Những lớp graphene được căn chỉnh tốt này có thể duy trì cấu trúc xếp chồng lớp của chúng ngay cả trong quá trình lithi hóa thông qua quá trình trượt (Hình 1d), do đó cung cấp một phương tiện thanh lịch để bù đắp cho sự giãn nở thể tích của Si. Sự phát triển graphene đã được thử nghiệm trên bề mặt silic dioxide (SiO2) sử dụng CH4 và H2 (tham khảo [^26^,^27^]). Tuy nhiên, sự phát triển graphene trong các quy trình đó rất không hiệu quả hoặc không tránh được sự hình thành SiC. Sự phát triển không hiệu quả được quy cho các vị trí xúc tác không đủ trên bề mặt SiO2. Ngược lại, trong quy trình của chúng tôi, việc bổ sung CO2 tạo ra nhiều vị trí xúc tác hơn dưới dạng SiO có một số khuyết tật. x ( ) Ảnh TEM độ phóng đại thấp của NP Gr–Si. ( ) Ảnh TEM độ phóng đại cao hơn cho cùng NP Gr–Si từ hộp màu trắng trong . (Ảnh nhỏ) Các đường cong từ hai hộp màu đỏ cho thấy khoảng cách giữa các lớp graphene là ~3,4 Å, phù hợp với các lớp graphene điển hình dựa trên tương tác van der Waals. ( ) Ảnh TEM độ phóng đại cao trực quan hóa các nguồn gốc (mũi tên đỏ) mà từ đó các lớp graphene riêng lẻ phát triển. ( ) Minh họa sơ đồ cho thấy quá trình trượt của các lớp phủ graphene có thể đệm sự giãn nở thể tích của Si. a b a c d Sự phát triển graphene không chứa SiC đã được xác minh bằng cả phân tích quy mô lớn và quy mô hạt đơn lẻ. Các đường cong phổ quang điện tử tia X trong dải Si 2 (Hình 2a) cũng như phổ nhiễu xạ tia X (XRD) (Hình bổ sung 2) không cho thấy bất kỳ đỉnh nào tương ứng với SiC cho silic được phủ graphene (Gr–Si), silic được phủ AC (AC–Si) và silic nguyên bản, trái ngược với mẫu đối chứng (SiC–Si) được tổng hợp thông qua quy trình không chứa CO2 sử dụng CH4 và H2. Mặt khác, hình ảnh TEM quét sử dụng trường tối có góc cao cho thấy NP Si có cấu trúc lõi-vỏ với lõi sáng hơn và lớp vỏ tối tương đối mỏng được quy cho lõi Si và lớp phủ oxit (Hình 2b). Phổ mất năng lượng điện tử (EELS) (Hình 2c) thu được cho nhiều điểm trên NP không thể hiện bất kỳ tín hiệu nào [^28^] phản ánh sự hình thành SiC, xác nhận sự phát triển không chứa SiC trong quy trình phát triển hiện tại. Ngoài ra, tín hiệu SiO2 ở 108 eV được phát hiện mạnh hơn tại các điểm 1 và 2 so với các điểm khác ở trung tâm, ngụ ý rằng bề mặt SiO2 đóng vai trò là vị trí xúc tác cho sự phát triển graphene. Sự hiện diện liên tục của các lớp bề mặt SiO2 cũng được xác minh bằng đặc tính XRD (Hình bổ sung 2) và EELS (Hình 2b,c). p ( ) Phổ quang điện tử tia X trong dải Si 2 cho Gr–Si, SiC–Si, AC–Si và Si nguyên bản. ( ) Ảnh TEM quét của NP Gr–Si. ( ) Phổ EELS cho các điểm được biểu thị trong . a p b c b Phân tích TEM tại chỗ Bây giờ chúng ta xem xét việc sử dụng Gr–Si làm vật liệu cực âm trong LIB. Quá trình lithi hóa của các NP Gr–Si (1% trọng lượng graphene) đã được theo dõi trong thời gian thực trong quá trình giãn nở thể tích của chúng bằng phân tích TEM tại chỗ [^29^,^30^,^31^,^32^]. Trong thí nghiệm thực tế, một số hạt Gr–Si được đặt trên một điện cực cố định bằng vàng (Au). Một điện cực thứ hai, có thể di chuyển, với Li/LiO2 ở đầu của nó được đặt để tiếp xúc với các NP Gr–Si để lithi hóa chúng (Hình 3a). Một khi tiếp xúc với điện cực thứ hai được thực hiện, các hạt bắt đầu phồng lên (Hình 3b). Chi tiết hơn về quá trình này có thể được xem trong Hình bổ sung 5 và các Video bổ sung 1–3. Hai loại cấu trúc giãn nở được quan sát thấy, đó là các hạt không có khuyết tật và các hạt có khuyết tật như được làm nổi bật trong Hình 3b,c. Trong các trường hợp graphene bao bọc hoàn toàn hạt và không có khuyết tật rõ ràng (Hình 3d), đường kính tăng khoảng ~30% (tăng thể tích 220%). Cuối quá trình lithi hóa, khoảng cách giữa các lớp graphene tăng lên 3,8 Å phản ánh sự xen kẽ của Li [^33^], và đặc tính lớp của lớp phủ graphite được bảo tồn xung quanh NP (Hình 3d), cho thấy quá trình trượt giữa các lớp như được minh họa trong Hình 3c. Trong các trường hợp có vùng khuyết tật tồn tại (xem hình tròn màu xanh lá cây trong Hình 3a), khi phồng lên, hạt bên trong bị vỡ vụn và nứt qua khuyết tật (Hình 3e). Các hành vi nứt vỡ được quan sát thấy không có khả năng do kích thước hạt, vì một hạt được bao bọc lớn hơn hạt bị nứt trong Hình 3 đã không bị nứt (xem các hạt được chỉ ra tại 0 và 40 giây trong Hình bổ sung 5). Ngoài ra, quan sát gần đây [^34^] cho thấy nếu không được bao bọc, ngay cả các hạt Si nhỏ hơn ( 200 nm (tham khảo [^35^]). ( ) Các NP Gr–Si gắn vào bề mặt dây Au và điện cực Li/LiO2 thứ hai. ( ) Các NP Gr–Si tương tự sau khi lithi hóa. ( ) Tóm tắt sơ đồ của các NP Gr–Si đã lithi hóa cho cả hai trường hợp bao bọc graphene không có khuyết tật và có khuyết tật. ( , ) Ảnh TEM cận cảnh cho ( ) hạt không có khuyết tật (hạt được khoanh tròn bằng đường màu đỏ trong và ) và ( ) hạt có khuyết tật (hạt được khoanh tròn bằng đường màu xanh lam trong và ). Phổ EELS trong cả hai trường hợp xác nhận quá trình lithi hóa. Các đường cong từ các hộp màu đỏ trong cả hai trường hợp cho thấy khoảng cách giữa các lớp tăng lên khoảng 3,8 Å, phản ánh quá trình lithi hóa vào khoảng trống giữa các lớp graphene. a b c d e d a b e a b Phân tích EELS cục bộ trong quá trình lithi hóa xác minh quá trình lithi hóa Si cho cả hai trường hợp thông qua một cạnh Li K bị mờ gần 55 eV cũng như cạnh Si L ở 100 eV (Hình 3d,e; tham khảo [^36^]). Lớp hiển thị trên bề mặt graphene trong Hình 3d được quy cho dư lượng Li/Li2O. Về bản chất, các lớp graphene duy trì sự tích hợp với Si thông qua các gốc liên kết hóa học của chúng trên bề mặt Si, và đồng thời, quá trình trượt cho phép lớp phủ graphene vài lớp bù đắp cho sự giãn nở thể tích của Si. Trong một thí nghiệm TEM ngoài chỗ riêng biệt với điện cực Gr–Si LIB, người ta đã quan sát thấy rằng số lượng trung bình các lớp graphene đo được ở các vị trí khác nhau giảm từ 9,4 xuống 5,6 lớp (Hình bổ sung 6) sau lần lithi hóa đầu tiên, tái khẳng định quá trình trượt giữa các lớp. Sự bao bọc graphene và quá trình trượt giữa các lớp tạo ra một lực kẹp giúp duy trì tính toàn vẹn của hạt Si trong quá trình giãn nở thể tích. Tuy nhiên, cơ chế kẹp này dường như không ảnh hưởng đến sự khuếch tán của Li, vì các dung lượng riêng tốt đã đạt được trong các phép đo điện hóa. Cũng cần lưu ý rằng sự giãn nở thể tích của các hạt nhìn chung là đồng nhất theo mọi hướng xuyên tâm mặc dù điểm tiếp xúc với điện cực thứ hai là cục bộ cao. Điều này nhấn mạnh xu hướng của các lớp graphene đối với sự khuếch tán ion Li đồng nhất vào lõi Si (xem các đường chấm đỏ và cam trong Hình 3a,b). Phân tích tại chỗ cũng cho thấy sự khuếch tán của Li qua các lớp graphene khá nhanh, phù hợp với các nghiên cứu trước đây [^30^,^37^]. Ngoài ra, cần lưu ý rằng hiệu ứng kẹp quan sát được chủ yếu là từ các lớp phủ graphene chứ không phải từ các lớp oxit tự nhiên trên bề mặt vì các lớp oxit bề mặt quá mỏng để có tác động đáng kể. Hiệu ứng kẹp dựa trên các lớp oxit bề mặt chỉ được quan sát thấy khi Si có cấu trúc rỗng [^7^,^11^] hoặc các lớp oxit rất dày [^38^]. Đo độ dẫn điện và điện hóa Sau khi phát triển graphene, độ dẫn điện của tổ hợp vật liệu hoạt tính tăng lên đáng kể. Khi được nén thành viên nén, Si nguyên bản thể hiện độ dẫn điện thấp <10−7 S cm−1, trong khi việc bổ sung graphene chỉ 1% trọng lượng đã làm tăng đáng kể độ dẫn điện lên 12,8 S cm−1 (Hình 4a). Sự gia tăng này được quy cho hành vi liên kết tuyệt vời của các lớp phủ graphene theo cách mà graphene 2D và cấu trúc xếp chồng lớp được căn chỉnh tốt của nó thúc đẩy một mạng lưới dẫn điện được kết nối tốt (Hình bổ sung 7), và cũng phù hợp với các vật liệu composite graphene-polymer trước đây [^39^]. Độ dẫn điện tiếp tục tăng lên 38,3 S cm−1 đối với hàm lượng graphene 5% trọng lượng. ( ) Độ dẫn điện viên nén của Gr–Si, AC–Si và Super P–Si ở các hàm lượng cacbon khác nhau. ( ) Hồ sơ lithi hóa-delithi hóa lần đầu tiên. Độ dày điện cực của Gr–Si 5% trọng lượng, Gr–Si 1% trọng lượng, AC–Si 2% trọng lượng và Si nguyên bản (Super P 1% trọng lượng) lần lượt là 4,5, 5,0, 8,3 và 12,3 μm. ( ) Tỷ lệ dung lượng lithi hóa (hình tròn đặc) và delithi hóa (hình tròn rỗng) của bốn mẫu tương tự. Điện thế được quét trong cửa sổ điện áp từ 0,01 đến 1,5 V ở 0,5C. ( ) Ảnh SEM nhìn từ trên xuống: điện cực Gr–Si 5% trọng lượng (trái) trước và (giữa) sau 200 chu kỳ và (phải) điện cực AC–Si 2% trọng lượng sau 200 chu kỳ. ( ) Ảnh TEM độ phóng đại cao của Gr–Si 5% trọng lượng sau 200 chu kỳ thu được từ hộp màu trắng trong ảnh TEM độ phóng đại thấp (ảnh nhỏ trên cùng). Ảnh nhỏ giữa: nhiễu xạ điện tử vùng chọn lọc cho thấy bản chất vô định hình của Si sau khi quay vòng. Ảnh nhỏ dưới cùng: đường cong từ các lớp graphene trong hộp màu đỏ hiển thị khoảng cách giữa các lớp là 3,8 Å. ( ) Khả năng tốc độ của Gr–Si 5% trọng lượng với dung lượng diện tích ban đầu khác nhau (3,0, 2,0 và 1,0 mAh cm−2). a b c d e f Hiệu suất điện hóa của các NP Gr–Si đã được kiểm tra bằng cách chuẩn bị các pin nửa loại đồng xu trong đó kim loại Li đóng vai trò là điện cực đối/tham chiếu. Để so sánh, ngoài Gr–Si với các hàm lượng graphene khác nhau, AC–Si và Si nguyên bản cũng đã được nghiên cứu. Hàm lượng graphene được kiểm soát bằng thời gian phát triển trong khi nhiệt độ phát triển được cố định ở 1.000 °C. Tất cả các mẫu đều thể hiện các cao trình lithi hóa và delithi hóa đặc trưng ở 0,1 và 0,4 V so với Li/Li+, tương ứng, trong chu kỳ đầu tiên (Hình 4b; 0,05C, 1C=2.000 mA g−1, 0,01–1,5 V so với Li/Li+). 5% trọng lượng Gr–Si, 1% trọng lượng Gr–Si, 2% trọng lượng AC–Si và Si nguyên bản thể hiện dung lượng lithi hóa/delithi hóa lần lượt là 2.820/2.340, 2.341/1.629, 3.143/1.160 và 3.632/741 mAh g−1, khi tính cả silic và graphene phủ, dẫn đến hiệu suất Coulomb ban đầu (CE) là 83%, 69%, 37% và 20%. Dung lượng táiversơ thấp và CE ban đầu của AC–Si được quy cho các khuyết tật của lớp AC giữ ion Li. Lớp phủ graphene tạo ra sự khác biệt đáng kể về hiệu suất chu kỳ (Hình 4c và Hình bổ sung 8). Để so sánh công bằng giữa các mẫu, chúng tôi trước tiên đặt dung lượng diện tích là 1 mAh cm−2. Dưới giới hạn này, sự suy giảm dung lượng của cả AC–Si 2% trọng lượng và Si nguyên bản đều đáng kể ngay cả trong các chu kỳ đầu, cho thấy lớp phủ AC đơn giản hoàn toàn không hoạt động. Giữa hai mẫu Gr–Si, Gr–Si 5% trọng lượng thể hiện hiệu suất tốt hơn so với Gr–Si 1% trọng lượng (tỷ lệ giữ 85% so với 70% sau 200 chu kỳ), cho thấy rằng tùy thuộc vào dung lượng diện tích, hàm lượng graphene trở nên quan trọng. Tỷ lệ giữ thấp hơn của Gr–Si 1% trọng lượng có thể được giải thích bằng sự hình thành khuyết tật thỉnh thoảng như được quan sát thấy trong nghiên cứu TEM tại chỗ của chúng tôi dựa trên cùng một hàm lượng graphene (Hình 3e). Đối với mẫu graphene 5% trọng lượng, thử nghiệm đã được mở rộng lên dung lượng diện tích cao hơn nữa lên tới 6 mAh cm−2 (Hình bổ sung 8b). Đối với dung lượng diện tích 1, 3 và 6 mAh cm−2, tỷ lệ giữ dung lượng sau 100 chu kỳ lần lượt là 96%, 91% và 43%. Các mẫu này cũng cung cấp CE tốt là 99,6%, 99,3% và 99,4% sau 100 chu kỳ, tương ứng. Ảnh hưởng của lớp phủ graphene đồng nhất lên tính toàn vẹn cấu trúc của NP Si đã được làm rõ bằng ảnh kính hiển vi điện tử quét (SEM) và TEM sau phân tích sau 200 chu kỳ. Ngay cả sau 200 chu kỳ, ảnh SEM của Gr–Si 5% trọng lượng đã trực quan hóa các NP riêng lẻ với ranh giới hạt rõ ràng (Hình 4d). Ngược lại, ảnh SEM của AC–Si 2% trọng lượng cho thấy các lớp giao diện chất điện phân rắn (SEI) phát triển quá mức và che lấp các NP riêng lẻ, cho thấy tầm quan trọng của lớp phủ graphene đối với sự ổn định của các lớp SEI. Phân tích TEM (Hình 4e và Hình bổ sung 9–11) của Gr–Si 5% trọng lượng đã trực quan hóa các lớp graphene được bảo tồn, xác nhận sự tích hợp mạnh mẽ của chúng với các NP Si trong quá trình thay đổi thể tích lớn lặp đi lặp lại thông qua quá trình trượt. Ngoài ra, độ dày màng của Gr–Si 5% trọng lượng với 3 mAh cm−2 tăng 51,3% (15,0→22,7 μm) sau chu kỳ đầu tiên, điều này thấp hơn đáng kể so với (77,4%, 10,2→18,1 μm) của Si nguyên bản Super P 5% trọng lượng ngay cả với một nửa dung lượng riêng phần diện tích là 1,5 mAh cm−2. Theo ảnh TEM sau lần delithi hóa đầu tiên (Hình bổ sung 10) và lần delithi hóa thứ 200 (Hình bổ sung 11), khoảng cách giữa các lớp graphene vẫn ở mức ~3,8 Å, cho thấy quá trình trượt không hoàn toàn thuận nghịch. Những hiện tượng này được quy cho sự kết hợp của việc hình thành lớp SEI và các ion Li còn sót lại giữa các lớp graphene, cùng với sự co lại thể tích nhỏ hơn trong quá trình delithi hóa đầu tiên so với sự giãn nở thể tích của quá trình lithi hóa đầu tiên [^40^,^41^]. Tuy nhiên, các lớp graphene vẫn bám rễ trên bề mặt Si, liên tục thực hiện vai trò ban đầu của chúng như một tác nhân dẫn điện và một môi trường đệm để bù đắp cho sự giãn nở thể tích của Si. Lớp phủ graphene cũng có tác động rõ rệt đến khả năng tốc độ sử dụng mạng lưới liên kết được phát triển tốt của nó. Ngay cả ở dung lượng diện tích cao 3 mAh cm−2, mức tăng tốc độ C gấp 20 lần từ 0,5 lên 10 C vẫn giữ được 90% dung lượng ban đầu. Cần nhấn mạnh rằng sự phát triển graphene trực tiếp trên NP Si được sử dụng ở đây về cơ bản khác với các công trình trước đây trong đó hỗn hợp đơn giản các NP Si và graphene oxit khử được chuẩn bị thông qua quy trình dung dịch, trong trường hợp quy trình dung dịch, việc bao bọc hoàn toàn các NP Si là không khả thi [^42^,^43^,^44^,^45^,^46^,^47^]. Để bù đắp cho thiếu sót này, hàm lượng graphene oxit khử cần được tăng lên đáng kể, điều này lại làm giảm dung lượng riêng và CE. Vì những lý do tương tự, không có lớp phủ nào trước đây làm từ vật liệu nano cacbon được chuẩn bị thông qua quy trình dung dịch đã đạt được hiệu suất chu kỳ ổn định ở dung lượng diện tích tương đương với nghiên cứu này. Dung lượng thể tích của Gr–Si đã được làm rõ so với các trường hợp lý thuyết và thương mại (Hình 5a). Dung lượng thể tích của Gr–Si 5% trọng lượng (cho điện cực 3,0 mAh cm−2 trong Hình 4c) dao động từ 2.500 đến 3.000 mAh cm−3, gần với giá trị lý thuyết (4.284 mAh cm−3) của các hạt Si nguyên bản trên giả định đóng gói lý tưởng của chúng (chi tiết trong chú thích hình). Các giá trị hiện tại cao hơn nhiều so với (550 mAh cm−3) của các cực âm dựa trên than chì thương mại hiện tại. Để đánh giá thêm tính khả thi thực tế của Gr–Si 5% trọng lượng, hiệu suất pin đầy đủ đã được kiểm tra bằng cách kết hợp với cực dương thương mại, LiCoO2. Bằng cách xem xét điện áp pin trung bình là 3,5 V, dung lượng diện tích là 3,0 mAh cm−2 và tổng độ dày điện cực là 108 μm (điện cực+chất phân tách+mạch thu), mật độ năng lượng thể tích của pin đầy đủ hiện tại đạt 972 Wh l−1. Giá trị này rất đáng chú ý vì nó lớn gấp 1,8 lần so với (550 Wh l−1) của pin lithium-ion thương mại được sử dụng rộng rãi tính toán dựa trên cùng một thước đo (http://www.samsungsdi.com/lithium-ion-battery/overview). ( ) Dung lượng thể tích của màng Si nguyên chất (tính toán, cal.), màng NP Si đóng gói lý thuyết (tính toán), điện cực Si–Gr 5% trọng lượng (thực nghiệm) và điện cực than chì (thực nghiệm). Giá trị của màng NP Si đóng gói lý thuyết (tính toán) đã thu được bằng cách xem xét dung lượng lý thuyết khối lượng riêng của Si ở nhiệt độ phòng (3.580 mAh g−1), mật độ của Si (2,2 g cm−3), phần trống trong đóng gói hạt lý thuyết (tâm khối, 0,32) và hàm lượng chất kết dính (~20% trọng lượng). ( ) Ảnh SEM mặt cắt ngang của điện cực Si–Gr 5% trọng lượng và điện cực than chì thương mại (trái). Nhìn từ trên xuống (phải) và nhìn từ phía trước (hộp inset màu xanh lam) của các pin đầy đủ Gr–Si//LiCoO2 và than chì//LiCoO2 với cùng tổng năng lượng (9,0 Wh). Cả hai pin đều được cuộn vào các vỏ hình trụ 18650 với lực căng cuộn giống hệt nhau. ( ) Hiệu suất chu kỳ của các pin đầy đủ Si–Gr 5% trọng lượng//LiCoO2 và than chì//LiCoO2. Điện cực Gr–Si trong và là điện cực có dung lượng 3,0 mAh cm−2 được hiển thị trong Hình 4c. a b c b c Để thấy sự cải thiện về mật độ năng lượng thể tích một cách hữu hình hơn, cả điện cực Gr–Si 5% trọng lượng (dày 108 μm) và điện cực than chì (dày 168 μm) đều được đóng gói vào các pin hình trụ 18650 thương mại với tất cả các điều kiện khác (cực dương và chất phân tách) được cố định. Khi được cuộn thành cuộn bằng bộ điều khiển lực căng côn thương mại, đường kính cuộn của pin đầy đủ Gr–Si 5% trọng lượng là 14,2 mm, nhỏ hơn đáng kể so với đối chứng than chì thương mại (17,4 mm) (Hình 5b), cung cấp bằng chứng trực tiếp về mật độ năng lượng thể tích tăng lên nhờ sự phát triển graphene trực tiếp. Pin đầy đủ hiện tại thể hiện 972 Wh l−1 ở chu kỳ ban đầu, và giá trị này giảm xuống còn 700 Wh l−1 sau 200 chu kỳ (Hình 5c). Cũng cần lưu ý rằng dung lượng sau 200 chu kỳ vẫn cao gấp 1,5 lần so với (471 Wh l−1) của pin đối chứng dựa trên than chì. Các mật độ năng lượng thể tích này của các pin đầy đủ dựa trên graphene tương ứng với 242,0 và 169,6 Wh kg−1 ở chu kỳ đầu tiên và thứ 200, cao hơn lần lượt ~22% và 0% so với pin đầy đủ đối chứng dựa trên than chì. Ngoài ra, bất chấp mật độ năng lượng thể tích cao do sự đóng gói hạt Si được phủ graphene dày đặc, vấn đề an toàn khó có thể xảy ra vì sự thay đổi thể tích của cực âm nhỏ hơn 10% tổng thể tích pin. Thảo luận Tóm lại, chúng tôi đã phát triển một quy trình CVD để phát triển trực tiếp các lớp graphene trên NP Si mà không có sự hình thành SiC bằng cách sử dụng CO2 làm chất oxy hóa nhẹ. Các lớp graphene riêng lẻ được neo trực tiếp vào bề mặt Si và do đó vẫn tích hợp với Si trong quá trình thay đổi thể tích lớn của Si qua các chu kỳ lithi hóa-del