IBM 양자 혁신: 큐비트 파워 확장을 위한 칩 실시간 연결

저자: Almudena Carrera Vazquez Caroline Tornow Diego Ristè Stefan Woerner Maika Takita Daniel J. Egger 초록 양자 컴퓨터는 양자 역학의 법칙에 따라 정보를 처리합니다. 현재의 양자 하드웨어는 잡음이 많고, 정보를 짧은 시간 동안만 저장할 수 있으며, 일반적으로 평면 연결 방식으로 배열된 몇 개의 큐비트, 즉 큐비트에 국한됩니다. 그러나 양자 컴퓨팅의 많은 응용에는 단일 양자 처리 장치(QPU)에서 사용 가능한 것보다 더 많은 큐비트와 하드웨어가 제공하는 평면 격자보다 더 많은 연결성이 필요합니다. 커뮤니티는 아직 실험적으로 입증되지 않은 고전 통신을 사용하여 QPU를 연결함으로써 이러한 한계를 극복하기를 희망합니다. 여기에서는 실험적으로 오류가 완화된 동적 회로와 회로 절단을 구현하여 각각 127개의 큐비트로 구성된 두 개의 QPU에 걸쳐 최대 142개의 큐비트를 사용하는 주기적 연결성이 필요한 양자 상태를 실시간으로 생성합니다. 동적 회로에서는 양자 게이트를 큐비트의 코히런스 시간 내에서 중간 회로 측정 결과에 따라 고전적으로 제어할 수 있습니다. 실시간 고전 링크를 통해 다른 QPU의 측정 결과에 따라 한 QPU에서 양자 게이트를 적용할 수 있습니다. 또한, 오류가 완화된 제어 흐름은 큐비트 연결성과 하드웨어의 명령어 집합을 향상시켜 양자 컴퓨터의 다용성을 높입니다. 우리의 작업은 실시간 고전 링크로 지원되는 오류가 완화된 동적 회로를 통해 여러 양자 프로세서를 하나로 사용할 수 있음을 보여줍니다. 본문 양자 컴퓨터는 단위 연산을 통해 양자 비트에 인코딩된 정보를 처리합니다. 그러나 양자 컴퓨터는 잡음이 많고 대부분의 대규모 아키텍처는 물리적 큐비트를 평면 격자에 배열합니다. 그럼에도 불구하고 오류 완화 기능이 있는 현재 프로세서는 이미 127개의 큐비트로 하드웨어 네이티브 이징 모델을 시뮬레이션하고 고전 컴퓨터의 무차별 대입 접근 방식이 어려움을 겪기 시작하는 규모에서 관측량을 측정할 수 있습니다. 양자 컴퓨터의 유용성은 추가적인 확장과 제한된 큐비트 연결성 극복에 달려 있습니다. 모듈식 접근 방식은 현재 잡음이 많은 양자 프로세서를 확장하고 내결함성에 필요한 많은 수의 물리적 큐비트를 달성하는 데 중요합니다. 갇힌 이온 및 중성 원자 아키텍처는 큐비트를 물리적으로 운반하여 모듈성을 달성할 수 있습니다. 가까운 장래에 초전도 큐비트의 모듈성은 인접 칩을 연결하는 단거리 인터커넥트를 통해 달성됩니다. 중기적으로 마이크로파 영역에서 작동하는 장거리 게이트는 긴 일반 케이블을 통해 수행될 수 있습니다 [9-11]. 이를 통해 효율적인 오류 수정을 위한 비평면 큐비트 연결성을 사용할 수 있습니다. 장기적인 대안은 마이크로파-광 변환을 활용하는 광 링크를 사용하여 원격 QPU를 얽는 것입니다. 이는 당사의 지식으로는 아직 시연되지 않았습니다. 또한, 동적 회로는 큐비트 코히런스 시간 내에서 중간 회로 측정(MCM)을 수행하고 게이트를 고전적으로 제어함으로써 양자 컴퓨터의 연산 집합을 확장합니다. 이들은 알고리즘 품질과 큐비트 연결성을 향상시킵니다. 아래에서 보듯이, 동적 회로는 고전 링크를 통해 실시간으로 QPU를 연결함으로써 모듈성도 가능하게 합니다. 우리는 모듈식 아키텍처에서 장거리 상호 작용을 구현하기 위해 가상 게이트를 기반으로 하는 상호 보완적인 접근 방식을 사용합니다. 우리는 임의의 위치에 있는 큐비트를 연결하고 준확률 분해(QPD)를 통해 얽힘의 통계를 생성합니다 [15-17]. 우리는 로컬 연산(LO) 전용 스킴을 고전 통신(LOCC)으로 확장한 스킴과 비교합니다. 두 큐비트 설정에서 시연된 LO 스킴은 로컬 연산만으로 여러 양자 회로를 실행해야 합니다. 대조적으로, LOCC를 구현하기 위해 우리는 텔레포테이션 회로에서 가상 벨 쌍을 소비하여 두 큐비트 게이트를 생성합니다. 희소하고 평면적인 연결성을 갖춘 양자 하드웨어에서 임의의 큐비트 간의 벨 쌍을 생성하려면 장거리 제어-NOT(CNOT) 게이트가 필요합니다. 이러한 게이트를 피하기 위해 로컬 연산에 대한 QPD를 사용하여 텔레포테이션에서 소비되는 절단된 벨 쌍을 생성합니다. LO는 고전 링크가 필요하지 않으므로 LOCC보다 구현하기가 더 간단합니다. 그러나 LOCC는 단일 매개변수 템플릿 회로만 필요하므로 LO보다 컴파일하기가 더 효율적이며 QPD 비용은 LO 스킴 비용보다 낮습니다. 우리의 작업은 네 가지 주요 기여를 합니다. 첫째, 우리는 17절의 가상 게이트를 구현하기 위해 여러 개의 절단된 벨 쌍을 생성하는 양자 회로와 QPD를 제시합니다. 둘째, 동적 회로에서 고전 제어 하드웨어의 지연 시간으로 인해 발생하는 오류를 동적 디커플링과 제로-노이즈 외삽의 조합으로 억제하고 완화합니다. 셋째, 이러한 방법을 활용하여 103개 노드 그래프 상태에 주기적 경계 조건을 적용합니다. 넷째, 두 개의 별도 QPU 간의 실시간 고전적 연결을 시연하여 분산된 QPU 시스템을 고전 링크를 통해 하나로 작동할 수 있음을 보여줍니다. 동적 회로와 결합하면 두 칩을 단일 양자 컴퓨터로 작동할 수 있으며, 이는 142개의 큐비트에 걸쳐 주기적인 그래프 상태를 엔지니어링하는 것으로 예시됩니다. 장거리 게이트 생성 경로를 논의하고 결론을 제시합니다. 회로 절단 큐비트 수 또는 연결성의 제한으로 인해 하드웨어에서 직접 실행할 수 없는 대규모 양자 회로를 게이트를 절단하여 실행합니다. 회로 절단은 복잡한 회로를 개별적으로 실행할 수 있는 하위 회로로 분해합니다 [15-17, 24-26]. 그러나 실행해야 하는 회로 수가 증가하며, 이를 샘플링 오버헤드라고 합니다. 이러한 하위 회로의 결과는 고전적으로 재결합되어 원래 회로의 결과를 얻습니다 (방법 섹션). 우리의 작업의 주요 기여 중 하나가 LOCC를 사용하여 가상 게이트를 구현하는 것이므로, 로컬 연산을 사용하여 필요한 절단된 벨 쌍을 생성하는 방법을 보여줍니다. 여기서 여러 개의 절단된 벨 쌍은 매개변수화된 양자 회로, 즉 절단된 벨 쌍 팩토리(그림 1b,c)를 통해 엔지니어링됩니다. 여러 쌍을 동시에 절단하면 샘플링 오버헤드가 줄어듭니다. 절단된 벨 쌍 팩토리는 두 개의 분리된 양자 회로를 형성하므로 각 하위 회로를 장거리 게이트가 있는 큐비트에 가깝게 배치합니다. 결과 리소스는 텔레포테이션 회로에서 소비됩니다. 예를 들어, 그림 1b에서는 절단된 벨 쌍이 큐비트 쌍(0, 1) 및 (2, 3)에 대한 CNOT 게이트를 생성하는 데 소비됩니다 ('절단된 벨 쌍 팩토리' 섹션 참조). , IBM Quantum System Two 아키텍처의 묘사. 여기서는 두 개의 127 큐비트 Eagle QPU가 실시간 고전 링크로 연결됩니다. 각 QPU는 랙 내의 전자 장치에 의해 제어됩니다. 두 랙을 엄격하게 동기화하여 두 QPU를 하나로 작동합니다. , 텔레포테이션 회로에서 절단된 벨 쌍을 소비하여 LOCC를 통해 큐비트 쌍( 0, 1) 및 ( 2, 3)에 대한 가상 CNOT 게이트를 구현하기 위한 템플릿 양자 회로. 보라색 이중선은 실시간 고전 링크를 나타냅니다. , 두 개의 동시 절단된 벨 쌍에 대한 절단된 벨 쌍 팩토리 2( ). QPD에는 총 27개의 다른 매개변수 세트 가 있습니다. 여기서, . a b q q q q c C θ i θ i 주기적 경계 조건 ib m_kyiv, Eagle 프로세서에서 큐비트 수 또는 연결성 제한을 뛰어넘는 주기적 경계 조건을 갖는 그래프 상태 | ⟩를 구성합니다 ('그래프 상태' 섹션 참조). 여기서, 는 103개의 노드를 가지며 Eagle 프로세서의 상단과 하단 큐비트 사이에 네 개의 장거리 에지 {(1, 95), (2, 98), (6, 102), (7, 97)}를 필요로 합니다 (그림 2a). 각 노드 ∈ 에서의 노드 안정자 와 각 에지 ( , ) ∈ 에 대한 의 곱으로 형성된 에지 안정자를 측정합니다. 이러한 안정자로부터, 에지 ( , ) ∈ 에서 이분 얽힘이 존재하면 음수인 얽힘 목격자 를 구축합니다 ('얽힘 목격자' 섹션 참조). 우리는 가상 게이트로 재현하려는 리소스이기 때문에 이분 얽힘에 초점을 맞춥니다. 세 개 이상의 당사자 간의 얽힘 목격자를 측정하면 가상 게이트가 아닌 게이트 및 측정의 품질만 측정하므로 가상 게이트의 영향이 덜 명확해집니다. G G i V Si i j E SiSj i j E , 무거운 육각형 그래프는 에지 (1, 95), (2, 98), (6, 102) 및 (7, 97) (파란색으로 강조 표시)에 의해 자체적으로 튜브 형태로 접힙니다. 이 에지를 절단합니다. , 노드 안정자 (상단) 및 목격자 , (하단), 장거리 에지 근처의 노드에 대한 1 표준 편차. 수직 점선은 절단된 에지까지의 거리에 따라 안정자와 목격자를 그룹화합니다. , 안정자 오류의 누적 분포 함수. 별표는 에지가 장거리 게이트로 구현된 노드 안정자 를 나타냅니다. 절단된 에지 벤치마크(점선 빨간색 선)에서 장거리 게이트는 구현되지 않으며 별표로 표시된 안정자는 단위 오류를 갖습니다. 회색 영역은 절단에 영향을 받는 노드 안정자에 해당하는 확률 질량입니다. – , 2차원 레이아웃에서 녹색 노드는 95, 98, 102 및 97을 복제하여 절단된 에지를 보여줍니다. 의 파란색 노드는 절단된 벨 쌍을 생성하는 큐비트 리소스입니다. 노드 의 색상은 측정된 안정자 | − 1|의 절대 오류로, 색상 막대로 표시됩니다. 에지가 99% 신뢰 수준에서 얽힘 통계가 감지되면 검은색이고 그렇지 않으면 보라색입니다. 에서는 장거리 게이트가 SWAP 게이트를 사용하여 구현됩니다. 에서는 동일한 게이트가 LOCC를 사용하여 구현됩니다. 에서는 전혀 구현되지 않습니다. a b Sj c Sj d f e i Si d e f 우리는 세 가지 다른 방법을 사용하여 | ⟩를 준비합니다. 하드웨어 네이티브 에지는 항상 CNOT 게이트로 구현되지만, 주기적 경계 조건은 (1) SWAP 게이트, (2) LOCC 및 (3) LO를 사용하여 전체 격자에 걸쳐 구현됩니다. LOCC와 LO의 주요 차이점은 측정 결과 2 개에 따라 달라지는 단일 큐비트 게이트로 구성된 피드포워드 연산이며, 여기서 은 절단 횟수입니다. 22 개의 경우 각각은 및/또는 게이트의 고유한 조합을 적절한 큐비트에 트리거합니다. 측정 결과 획득, 해당 사례 결정 및 이에 따른 조치는 제어 하드웨어에서 실시간으로 수행되며, 고정된 추가 지연이 발생합니다. 우리는 제로-노이즈 외삽 및 계단식 동적 디커플링을 사용하여 이러한 지연으로 인한 오류를 완화하고 억제합니다 ('오류 완화된 양자 회로 스위치 지침' 섹션 참조). G n n n X Z 우리는 ′ = ( , ′)에서 장거리 게이트를 제거한 하드웨어 네이티브 그래프 상태를 사용하여 SWAP, LOCC 및 LO 구현을 벤치마킹합니다. 즉, ′ = \ lr. 따라서 | ′⟩를 준비하는 회로는 Eagle 프로세서의 무거운 육각형 토폴로지를 따르는 세 개의 레이어에 배열된 112개의 CNOT 게이트만 필요합니다. 이 회로는 | ⟩의 노드 및 에지 안정자를 | ′⟩를 구현하도록 설계되었기 때문에 절단된 게이트의 노드에 있는 경우 큰 오류를 보고합니다. 이 하드웨어 네이티브 벤치마크를 절단된 에지 벤치마크라고 합니다. 스왑 기반 회로는 장거리 에지 lr을 생성하기 위해 추가로 262개의 CNOT 게이트가 필요하며, 이는 측정된 안정자 값 [그림 2b–d]을 크게 감소시킵니다. 대조적으로, lr에서 에지의 LOCC 및 LO 구현은 SWAP 게이트가 필요하지 않습니다. 절단된 게이트에 관여하지 않는 노드에 대한 노드 및 에지 안정자의 오류는 절단된 에지 벤치마크 [그림 2b,c]를 면밀히 따릅니다. 반대로, 가상 게이트에 관여하는 안정자는 절단된 에지 벤치마크 및 스왑 구현 [그림 2c, 별표 표시]보다 오류가 적습니다. 전반적인 품질 지표로, 먼저 노드 안정자에 대한 절대 오류의 합, 즉 ∑ ∈ | − 1|을 보고합니다 (확장 데이터 표 1). 큰 스왑 오버헤드가 44.3의 절대 오류 합의 원인입니다. 절단된 에지 벤치마크에 대한 13.1 오류는 네 개의 절단에 있는 여덟 개의 노드에 의해 지배됩니다 (그림 2c, 별표 표시). 대조적으로, LO 및 LOCC 오류는 MCM의 영향을 받습니다. LOCC가 LO보다 1.9의 추가 오류를 갖는 것은 텔레포테이션 회로 및 절단된 벨 쌍의 지연과 CNOT 게이트 때문입니다. 스왑 기반 결과에서, 99% 신뢰 수준에서 116개의 에지 중 35개에서 얽힘을 감지하지 못합니다 [그림 2b,d]. LO 및 LOCC 구현의 경우, 99% 신뢰 수준에서 의 모든 에지에 걸쳐 이분 얽힘 통계를 목격합니다 [그림 2e]. 이러한 지표는 가상 장거리 게이트가 스왑으로 분해된 것보다 안정자에 대해 더 적은 오류를 생성함을 보여줍니다. 또한, 얽힘 통계를 확인하기에 충분히 낮은 분산을 유지합니다. G V E E E E G G G E E i V Si G 두 QPU를 하나로 작동 이제 127개의 큐비트를 가진 두 개의 Eagle QPU를 실시간 고전적 연결을 통해 단일 QPU로 결합합니다. 장치를 단일, 더 큰 프로세서로 작동하는 것은 더 큰 큐비트 레지스터에 걸친 양자 회로를 실행하는 것을 포함합니다. 병렬로 실행되는 단위 연산 및 측정 외에도, 두 장치에 걸쳐 작동하는 게이트를 수행하기 위해 동적 회로를 사용합니다. 이는 전체 시스템에 걸쳐 측정 결과 수집 및 제어 흐름 결정을 위한 엄격한 동기화 및 빠른 고전 통신을 통해 가능합니다. 두 QPU를 가로질러 구불구불한 무거운 육각형 링으로 구성된 134개의 큐비트에 대한 그래프 상태를 엔지니어링하여 이 실시간 고전 연결을 테스트합니다 (그림 3). 이러한 링은 2단계 시스템 및 판독 오류 문제가 있는 큐비트를 제외하여 고품질 그래프 상태를 보장하도록 선택되었습니다. 이 그래프는 3차원에서 링을 형성하며 LO 및 LOCC로 구현하는 네 개의 장거리 게이트가 필요합니다. 이전과 마찬가지로 LOCC 프로토콜은 절단된 게이트마다 절단된 벨 쌍을 위해 두 개의 추가 큐비트가 필요합니다. 이전 섹션과 마찬가지로, 두 QPU를 가로지르는 에지를 구현하지 않는 그래프에 대한 결과를 벤치마킹합니다. 두 장치 간에 양자 링크가 없으므로 스왑 게이트를 사용한 벤치마킹은 불가능합니다. LO 및 LOCC로 그래프를 구현할 때 99% 신뢰 수준에서 모든 에지가 이분 얽힘 통계를 보여줍니다. 또한, LO 및 LOCC 안정자는 장거리 게이트에 영향을 받지 않는 노드에 대해 절단된 에지 벤치마크와 동일한 품질을 갖습니다 (그림 3c). 장거리 게이트에 영향을 받는 안정자는 절단된 에지 벤치마크에 비해 오류가 크게 감소합니다. 노드 안정자에 대한 절대 오류의 합 ∑ ∈ | − 1|은 절단된 에지 벤치마크, LOCC 및 LO에 대해 각각 21.0, 19.2 및 12.6입니다. 이전과 마찬가지로 LOCC가 LO보다 6.6의 추가 오류를 갖는 것은 텔레포테이션 회로 및 절단된 벨 쌍의 지연과 CNOT 게이트 때문입니다. LOCC 결과는 두 하위 회로가 실시간 고전 링크로 연결된 동적 양자 회로가 별개의 두 QPU에서 실행될 수 있음을 보여줍니다. LO 결과는 하위 회로를 순차적으로 실행할 수 있으므로 런타임이 2배 증가하는 비용으로 단일 장치에서 127개의 큐비트로 얻을 수 있습니다. i V Si , 3차원으로 표시된 주기적 경계 조건을 갖는 그래프 상태. 파란색 에지는 절단된 에지입니다. , 단일 장치로 작동하는 두 Eagle QPU의 커플링 맵, 254개의 큐비트. 파란색 노드는 의 그래프 상태를 형성하는 큐비트이고 파란색 노드는 절단된 벨 쌍에 사용됩니다. , , LOCC(실선 녹색) 및 LO(실선 주황색)로 구현된 안정자( ) 및 에지 목격자( )의 절대 오류, 및 절단된 에지 벤치마크 그래프(점선 빨간색)의 절대 오류 의 그래프 상태에 대해. 및 에서 별표는 절단에 영향을 받는 안정자 및 에지 목격자를 나타냅니다. 및 에서 회색 영역은 각각 노드 안정자 및 에지 목격자에 영향을 받는 확률 질량을 나타냅니다. 및 에서 LO 구현이 절단된 에지 벤치마크를 능가함을 관찰할 수 있으며, 이는 벤치마크 및 LOCC 데이터와 다른 날에 데이터가 촬영되었기 때문에 더 나은 장치 조건을 덕분으로 생각합니다. a b a c d c d a c d c d c d 토론 및 결론 LO 및 LOCC를 사용하여 장거리 게이트를 구현합니다. 이러한 게이트를 사용하여 103개 노드 평면 격자에 주기적 경계 조건을 적용하고 두 개의 Eagle 프로세서를 실시간으로 연결하여 134개의 큐비트에 걸쳐 그래프 상태를 생성하며, 이는 단일 칩의 능력을 초월합니다. 여기서는 동적 회로의 확장 가능한 속성을 강조하기 위한 응용으로 그래프 상태를 구현하기로 선택했습니다. 우리의 절단된 벨 쌍 팩토리는 17절에 제시된 LOCC 스킴을 가능하게 합니다. LO 및 LOCC 프로토콜 모두 하드웨어 네이티브 벤치마크와 밀접하게 일치하는 고품질 결과를 제공합니다. 회로 절단은 측정된 관측량의 분산을 증가시킵니다. 목격자에 대한 통계적 테스트에서 알 수 있듯이 LO 및 LOCC 스킴 모두에서 분산을 제어할 수 있습니다. 측정된 분산에 대한 자세한 토론은 보충 정보 섹션에서 찾을 수 있습니다. QPD로 인한 분산 증가는 연구가 이제 샘플링 오버헤드 감소에 초점을 맞추는 이유입니다. 최근에는 여러 개의 2큐비트 게이트를 병렬로 절단하면 LOCC와 동일한 샘플링 오버헤드를 갖는 최적의 LO QPD를 생성하지만 추가 앵실라 큐비트와 리셋이 필요하다는 것이 입증되었습니다. LOCC에서는 QPD가 벨 쌍을 절단하는 데만 필요합니다. 이 비용이 많이 드는 QPD는 여러 칩에 얽힘을 분산함으로써 제거할 수 있습니다 (즉, 샷 오버헤드 없음). 가까운 미래에는 일반 케이블을 통해 마이크로파 영역에서 게이트를 작동함으로써 이를 수행할 수 있습니다. 또는 장기적으로 광-마이크로파 변환을 통해 [36-38] 이를 수행할 수 있습니다. 얽힘 분산은 일반적으로 잡음이 많으며 최대 얽힘이 아닌 상태로 이어질 수 있습니다. 그러나 게이트 텔레포테이션은 최대 얽힘 리소스를 필요로 합니다. 그럼에도 불구하고 최대 얽힘이 아닌 상태는 QPD의 샘플링 비용을 낮출 수 있습니다. 최대 얽힘이 아닌 상태의 여러 복사본은 양자 회로 실행 중에 또는 리셋의 경우 최대 250μs가 될 수 있는 연속 샷 간의 지연 중에 순수 상태로 증류될 수 있습니다. 이러한 설정과 결합하면 오류 완화 및 억제된 동적 회로는 회로 절단의 샘플링 오버헤드 없이 모듈식 양자 컴퓨팅 아키텍처를 가능하게 합니다. 응용 프로그램 설정에서 회로 절단은 해밀턴ian 시뮬레이션에 유익할 수 있습니다. 여기서 회로 절단의 비용은 절단된 결합 강도와 진화 시간의 곱에 지수적으로 비례합니다. 따라서 이 비용은 약한 결합 및/또는 짧은 진화 시간의 경우 합리적일 수 있습니다. 또한, 17절의 LO 스킴은 Hadamard 테스트에서 앵실라 큐비트를 필요로 하며, 동일한 결합이 Trotterized 시간 진화에서 여러 번 절단되면 동적 회로를 통해 리셋이 필요합니다. 회로 절단은 와이어와 게이트 모두에 적용될 수 있습니다. 결과 양자 회로는 유사한 구조를 가지므로 당사의 접근 방식은 두 경우 모두에 적용 가능합니다. 실시간 고전 링크는 장거리 게이트를 구현하고 분리된 양자 프로세서를 고전적으로 결합합니다. 당사가 제시하는 절단된 벨 쌍은 우리의 작업을 넘어선 가치를 갖습니다. 예를 들어, 이러한 쌍은 동적 회로에 의존하는 측정 기반 양자 컴퓨팅에서 회로를 절단하는 데 직접 사용할 수 있습니다. 이는 LO를 사용하여 수행할 수도 있으며, 그 결과는 동적 회로를 사용한 당사의 실행 환경과 동일합니다. 또한, 계단식 동적 디커플링과 제로-노이즈 외삽의 조합은 피드포워드 연산의 긴 지연을 완화하여 동적 회로의 고품질 구현을 가능하게 합니다. 우리의 작업은 분산된 초전도 양자 컴퓨터를 위한 트랜스파일러가 고려해야 하는 노이즈 소스, 예를 들어 지연 시간 동안 발생하는 크로스 토크에 대한 통찰력을 제공합니다. 요약하면, 실시간 고전 링크로 지원되는 오류 완화된 동적 회로를 통해 여러 양자 프로세서를 하나로 사용할 수 있음을 입증합니다. ZZ 방법 회로 절단 양자 회로의 게이트는 밀도 행렬 에 작용하는 양자 채널입니다. 단일 양자 채널 는 개의 양자 채널 의 합으로 표현하여 QPD를 초래함으로써 절단됩니다. ρ I 채널 는 보다 구현하기 쉬우며 LO 또는 LOCC (그림 1)로 구성됩니다. 일부 계수 는 음수이므로, 확률 분포 와 채널 에 대한 유효한 확률 분포를 복구하기 위해 = ∑ | | 및 = | |/ 를 도입합니다. 여기서 는 QPD가 실제 확률 분포에서 벗어나는 양으로 볼 수 있으며, 따라서 QPD를 구현하기 위해 지불해야 하는 비용입니다. QPD 없이 관측량은 로 추정됩니다. 그러나 이 QPD를 사용할 때, 다음과 같이 의 비편향 몬테카를로 추정치를 구축합니다. i ai ai γ γ QPD 추정기 ⟨ ⟩QPD의 분산은 비절단 추정기 ⟨ ⟩보다 ²배 더 큽니다. > 1개의 동일한 채널을 절단할 때, 각 개별 채널에 대한 QPD의 곱을 취함으로써 추정치를 구축할 수 있으며, 이는 ² 재스케일링 계수로 이어집니다. 분산의 이러한 지수적 증가는 측정된 샷 수의 해당 증가로 보상됩니다. 따라서 ² 은 샘플링 오버헤드라고 하며, 회로 절단은 절약하여 사용해야 함을 나타냅니다. LO 및 LOCC 양자 채널 및 해당 계수 에 대한 자세한 내용은 '로컬 연산을 사용하여 구현된 가상 게이트' 섹션과 'LOCC를 사용하여 구현된 가상 게이트' 섹션에서 제공됩니다. O O γ n γ n γ n ai 로컬 연산을 사용하여 구현된 가상 게이트 여기서는 LO를 사용하여 가상 CZ 게이트를 구현하는 방법을 논의합니다. 16절을 따르며, 따라서 각 절단된 CZ 게이트를 로컬 연산과 6개의 서로 다른 회로로 구성된 합으로 분해합니다. 여기서 는 가상 Z 회전입니다. CZ 앞에 있는 2는 가독성을 위한 것입니다. 6개의 가능한 회로 각각은 1/6 확률로 가중치가 부여됩니다 (확장 데이터 그림 1). 연산 ( + )/2 및 ( - )/2는 각각 |0⟩⟨0| 및 |1⟩⟨1|의 투영자에 해당합니다. 이들은 MCM 및 고전 후처리로 구현됩니다. 더 구체적으로, LO QPD를 사용하여 관측량 ⟨ ⟩ = ∑ ⟨ ⟩ 의 기대값을 계산할 때, MCM 결과가 0이면 1을 곱하고 1이면 -1을 곱합니다. I Z I Z O iai O i 본문에서 그래프 상태를 LO로 구현하는 실험에서는 게이트와 MCM으로 구성된 6개의 회로로 CZ 게이트를 구현합니다. LO로 4개의 CZ 게이트를 절단하려면 = 6⁴ = 1,296개의 회로가 필요합니다. 그러나 그래프 상태의 노드 및 에지 안정자는 최대 가상 게이트의 라이트 콘 내에 있으므로, 대신 2개의 QPD를 병렬로 구현하여 각 기대값당 = 6² = 36개의 LO 회로만 필요합니다. 일반적으로 QPD에서 샘플링하면 는 QPD의 회로 수이고 는 QPD 계수이며, 샘플링 오버헤드가 발생합니다. 그러나 당사 실험의 LO QPD에는 36개의 회로만 있으므로 36개의 회로를 모두 실행하여 QPD를 완전히 열거합니다. 전체 열거의 샘플링 비용은 입니다. 또한, | | = 1/2 ∀ = 0, ..., - 1 이므로, QPD에서 샘플링하는 것과 완전히 열거하는 것 모두 동일한 샷 오버헤드를 갖습니다. Rz I I I ai ai i I 식 (3)의 분해는 단일 게이트에 대한 샘플링 오버헤드 측면에서 최적입니다. 최근 30, 31절에서는 여러 게이트를 병렬로 절단할 때 LOCC와 동일한 오버헤드를 달성하는 새로운 프로토콜을 발견했습니다. 30, 31절의 증명은 분해의 존재를 보여주는 이론적인 것입니다. γ LOCC를 사용하여 구현된 가상 게이트 이제 LOCC를 통해 가상 게이트를 가능하게 하는 동적 회로 구현을 논의합니다. 먼저 동적 회로에 대한 오류 억제 및 완화를 동적 디커플링(DD) 및 제로-노이즈 외삽(ZNE)으로 제시합니다. 둘째, 절단된 벨 쌍을 생성하는 방법론을 논의하고 하나의, 두 개 및 세 개의 절단된 벨 쌍을 구현하는 회로를 제시합니다. 마지막으로 가상 게이트 품질을 평가하기 위한 간단한 벤치마킹 실험을 제안합니다. 오류 완화된 양자 회로 스위치 지침 이 작업에서 제시된 모든 양자 회로는 Qiskit으로 작성됩니다. LOCC 회로의 피드포워드 연산은 양자 회로 스위치 지침, 이하 스위치라고 함으로 실행됩니다. 스위치는 해당 측정 세트의 결과에 따라 양자 회로가 분기될 수 있는 경우 집합을 정의합니다. 이 분기는 각 실험 샷에 대해 실시간으로 발생하며, 측정 결과는 중앙 프로세서에서 수집되고, 중앙 프로세서는 선택된 사례(여기서는 및 게이트의 조합에 해당)를 모든 제어 장치에 방송합니다. X Z 양자 컴퓨팅이 확장됨에 따라 제어 전자 장치는 QPU에 맞게 조정되며 기성 부품으로 제작되지 않습니다. 최근 IBM 장치에는 29, 48절에 표시