저자: Almudena Carrera Vazquez Caroline Tornow Diego Ristè Stefan Woerner Maika Takita Daniel J. Egger 초록 양자 컴퓨터는 양자 역학의 법칙에 따라 정보를 처리합니다. 현재의 양자 하드웨어는 노이즈가 많고 정보를 짧은 시간 동안만 저장할 수 있으며, 일반적으로 평면 연결에 배열된 몇 개의 양자 비트, 즉 큐비트로 제한됩니다. 그러나 양자 컴퓨팅의 많은 응용은 단일 양자 처리 장치(QPU)에서 사용 가능한 것보다 더 많은 큐비트에 대한 하드웨어가 제공하는 평면 격자보다 더 많은 연결성을 요구합니다. 커뮤니티는 클래식 통신을 사용하여 QPU를 연결함으로써 이러한 한계를 해결하기를 희망하지만, 이는 아직 실험적으로 입증되지 않았습니다. 여기서는 오류 완화된 동적 회로와 회로 절단을 실험적으로 실현하여 127개의 큐비트를 가진 두 개의 QPU에 걸쳐 최대 142개의 큐비트를 사용하여 주기적 연결성이 필요한 양자 상태를 실시간으로 클래식 링크와 연결하여 생성합니다. 동적 회로에서 양자 게이트는 중간 회로 측정 결과에 의해 클래식하게 제어될 수 있으며, 이는 큐비트의 코히런스 시간의 일부 내에서 실행됩니다. 우리의 실시간 클래식 링크를 통해 우리는 한 QPU에서 측정 결과에 조건화된 양자 게이트를 다른 QPU에서 적용할 수 있습니다. 또한, 오류 완화된 제어 흐름은 큐비트 연결성과 하드웨어의 명령어 세트를 향상시켜 양자 컴퓨터의 다용성을 높입니다. 우리의 작업은 실시간 클래식 링크에 의해 활성화되는 오류 완화된 동적 회로를 사용하여 여러 양자 프로세서를 하나로 사용할 수 있음을 보여줍니다. 본문 양자 컴퓨터는 양자 비트에 인코딩된 정보를 유니터리 연산을 통해 처리합니다. 그러나 양자 컴퓨터는 노이즈가 많고 대부분의 대규모 아키텍처는 물리적 큐비트를 평면 격자에 배열합니다. 그럼에도 불구하고, 오류 완화가 가능한 현재 프로세서는 127개의 큐비트로 하드웨어 네이티브 아이징 모델을 시뮬레이션하고 클래식 컴퓨터의 무차별 대입 접근 방식이 어려움을 겪기 시작하는 규모에서 관측량을 측정할 수 있습니다. 양자 컴퓨터의 유용성은 추가적인 확장과 제한된 큐비트 연결성의 극복에 달려 있습니다. 모듈식 접근 방식은 현재 노이즈가 많은 양자 프로세서를 확장하고 내결함성에 필요한 많은 수의 물리적 큐비트를 달성하는 데 중요합니다. 트랩된 이온 및 중성 원자 아키텍처는 큐비트를 물리적으로 운반하여 모듈성을 달성할 수 있습니다. 가까운 미래에 초전도 큐비트의 모듈성은 인접 칩을 연결하는 단거리 인터커넥트를 통해 달성됩니다. 중간 규모에서는 마이크로파 영역에서 작동하는 장거리 게이트가 긴 기존 케이블을 통해 수행될 수 있습니다. 이는 효율적인 오류 수정을 위한 비평면 큐비트 연결성을 가능하게 할 것입니다. 장기적인 대안은 마이크로파-광 변환을 활용하는 광 링크를 사용하여 원격 QPU를 얽어매는 것이지만, 이는 우리의 지식으로는 아직 입증되지 않았습니다. 또한, 동적 회로는 큐비트의 코히런스 시간 내에서 중간 회로 측정(MCM)을 수행하고 게이트를 클래식하게 제어함으로써 양자 컴퓨터의 연산 세트를 확장합니다. 이는 알고리즘 품질과 큐비트 연결성을 향상시킵니다. 우리가 보여줄 것처럼, 동적 회로는 실시간 클래식 링크를 통해 QPU를 연결함으로써 모듈성도 가능하게 합니다. 우리는 모듈식 아키텍처에서 장거리 상호 작용을 구현하기 위해 가상 게이트를 기반으로 하는 상호 보완적인 접근 방식을 취합니다. 우리는 임의의 위치에 있는 큐비트를 연결하고 준확률 분해(QPD)를 통해 얽힘의 통계를 생성합니다. 우리는 로컬 연산(LO)만 사용하는 방식과 클래식 통신(LOCC)으로 보강된 방식을 비교합니다. 두 큐비트 설정에서 시연된 LO 방식은 로컬 연산만 사용하여 여러 양자 회로를 실행해야 합니다. 대조적으로, LOCC를 구현하기 위해 우리는 텔레포테이션 회로에서 가상 벨 쌍을 소비하여 두 큐비트 게이트를 생성합니다. 희소하고 평면적인 연결성을 가진 양자 하드웨어에서 임의의 큐비트 간에 벨 쌍을 생성하려면 장거리 CNOT(Controlled-NOT) 게이트가 필요합니다. 이러한 게이트를 피하기 위해 우리는 로컬 연산에 대한 QPD를 사용하여 절단된 벨 쌍을 생성하며, 이는 텔레포테이션이 소비합니다. LO는 클래식 링크가 필요하지 않으므로 LOCC보다 구현하기 간단합니다. 그러나 LOCC는 단일 매개변수 템플릿 회로만 필요하므로 LO보다 컴파일하기 효율적이며 QPD 비용이 LO 방식보다 낮습니다. 우리의 작업은 네 가지 주요 기여를 합니다. 첫째, 우리는 ref.의 가상 게이트를 구현하기 위해 여러 개의 절단된 벨 쌍을 생성하는 양자 회로와 QPD를 제시합니다. 둘째, 동적 회로의 클래식 제어 하드웨어 지연에서 발생하는 오류를 동적 디커플링 및 제로-노이즈 외삽의 조합으로 억제하고 완화합니다. 셋째, 이러한 방법을 활용하여 103개의 노드로 된 그래프 상태에 주기적 경계 조건을 엔지니어링합니다. 넷째, 두 개의 별도 QPU 간의 실시간 클래식 연결을 시연하여 분산 QPU 시스템이 클래식 링크를 통해 하나로 작동할 수 있음을 보여줍니다. 동적 회로와 결합하면, 이를 통해 두 칩을 단일 양자 컴퓨터처럼 작동시킬 수 있으며, 이는 142개의 큐비트에 걸쳐 두 장치에 걸쳐 있는 주기적 그래프 상태를 엔지니어링함으로써 입증됩니다. 우리는 장거리 게이트를 생성하기 위한 경로를 논의하고 결론을 제공합니다. 회로 절단 우리는 큐비트 수 또는 연결성 제한으로 인해 하드웨어에서 직접 실행할 수 없을 수 있는 대규모 양자 회로를 게이트를 절단하여 실행합니다. 회로 절단은 복잡한 회로를 개별적으로 실행할 수 있는 하위 회로로 분해합니다. 그러나 우리는 샘플링 오버헤드라고 부르는 더 많은 수의 회로를 실행해야 합니다. 이러한 하위 회로의 결과는 원래 회로의 결과를 얻기 위해 클래식하게 재결합됩니다 (방법 [cite: Sec6]). 우리의 작업의 주요 기여 중 하나는 LOCC로 가상 게이트를 구현하는 것이므로, 로컬 연산을 사용하여 필요한 절단된 벨 쌍을 생성하는 방법을 보여줍니다. 여기서는 여러 개의 절단된 벨 쌍이 매개변수화된 양자 회로에 의해 엔지니어링되며, 이를 절단된 벨 쌍 팩토리라고 합니다 (그림 [cite: Fig1]b,c). 여러 쌍을 동시에 절단하는 것은 더 낮은 샘플링 오버헤드를 요구합니다. 절단된 벨 쌍 팩토리는 두 개의 분리된 양자 회로를 형성하므로, 각 하위 회로를 장거리 게이트가 있는 큐비트에 가깝게 배치합니다. 결과 자원은 텔레포테이션 회로에서 소비됩니다. 예를 들어, 그림 [cite: Fig1]b에서는 절단된 벨 쌍이 큐비트 쌍 (0, 1)과 (2, 3)에 CNOT 게이트를 생성하는 데 사용됩니다 (절단된 벨 쌍 팩토리 섹션 참조 [cite: Sec11]). , IBM Quantum System Two 아키텍처의 묘사. 여기서는 두 개의 127 큐비트 이글 QPU가 실시간 클래식 링크로 연결되어 있습니다. 각 QPU는 랙에 있는 전자 장치에 의해 제어됩니다. 두 랙을 긴밀하게 동기화하여 두 QPU를 하나로 작동시킵니다. , 텔레포테이션 회로에서 절단된 벨 쌍을 소비하여 LOCC를 통해 큐비트 쌍 (q0, q1) 및 (q2, q3)에 가상 CNOT 게이트를 구현하기 위한 템플릿 양자 회로. 보라색 이중선은 실시간 클래식 링크에 해당합니다. , 두 개의 동시 절단된 벨 쌍에 대한 절단된 벨 쌍 팩토리 C2(θi). QPD는 총 27개의 다른 매개변수 세트 θi를 가집니다. 여기서는. a b c 주기적 경계 조건 우리는 ibm_kyiv, 이글 프로세서에서 물리적 연결성으로 부과된 한계를 넘어서는 주기적 경계 조건을 가진 그래프 상태 |G⟩를 구성합니다 (그래프 상태 섹션 참조 [cite: Sec13]). 여기서는 G는 103개의 노드를 가지며 이글 프로세서의 상단과 하단 큐비트 사이에 네 개의 장거리 에지 {(1, 95), (2, 98), (6, 102), (7, 97)}가 필요합니다 (그림 [cite: Fig2]a). 우리는 각 노드 i ∈ V에서 노드 안정자 Si와 각 에지 (i, j) ∈ E에 걸쳐 제품 SiSj로 형성된 에지 안정자를 측정합니다. 이러한 안정자로부터 우리는 이분 얽힘이 에지 (i, j) ∈ E에 걸쳐 존재하는 경우 음수인 얽힘 증명자 [cite: ref-CR27]를 구축합니다 (얽힘 증명자 섹션 참조 [cite: Sec14]). 우리는 가상 게이트로 재현하고자 하는 자원이기 때문에 이분 얽힘에 초점을 맞춥니다. 두 당사자 이상에 걸친 얽힘 증명자를 측정하면 비가상 게이트 및 측정의 품질만 측정하게 되어 가상 게이트의 영향이 덜 명확해집니다. , 헤비-헥사고날 그래프는 파란색으로 강조 표시된 에지 (1, 95), (2, 98), (6, 102), (7, 97)에 의해 튜브 형태로 접혀 있습니다. 이 에지들을 절단합니다. , 노드 안정자 Sj (상단) 및 증명자 (하단), 절단된 에지에 가까운 노드 및 에지 주변의 1 표준 편차. 수직 점선은 안정자와 증명자를 절단된 에지까지의 거리에 따라 그룹화합니다. , 안정자 오류의 누적 분포 함수. 별표는 에지가 장거리 게이트로 구현된 노드 안정자 Sj를 나타냅니다. 삭제된 에지 벤치마크(점선 빨간색 선)에서는 장거리 게이트가 구현되지 않았으며 별표로 표시된 안정자는 따라서 단위 오류를 가집니다. 회색 영역은 절단에 영향을 받는 노드 안정자에 해당하는 확률 질량입니다. – , 2차원 레이아웃에서 녹색 노드는 절단된 에지를 보여주기 위해 노드 95, 98, 102, 97을 복제합니다. 의 파란색 노드는 절단된 벨 쌍을 생성하는 큐비트 자원입니다. 노드 i의 색상은 측정된 안정자 Si − 1의 절대 오류 |Si − 1|이며, 색상 막대로 표시됩니다. 에지가 검은색이면 99% 신뢰 수준에서 얽힘 통계가 감지되고 보라색이면 감지되지 않습니다. 에서는 장거리 게이트가 SWAP 게이트를 사용하여 구현됩니다. 에서는 동일한 게이트가 LOCC를 사용하여 구현됩니다. 에서는 전혀 구현되지 않습니다. a b c d f e d e f 우리는 세 가지 다른 방법으로 |G⟩를 준비합니다. 하드웨어 네이티브 에지는 항상 CNOT 게이트로 구현되지만, 주기적 경계 조건은 (1) SWAP 게이트, (2) LOCC, (3) LO를 사용하여 전체 격자에 걸쳐 큐비트를 연결함으로써 구현됩니다. LOCC와 LO의 주요 차이점은 2n개의 측정 결과에 따라 달라지는 단일 큐비트 게이트로 구성된 피드포워드 연산이며, 여기서 n은 절단 횟수입니다. 22n개의 각 경우마다 적절한 큐비트에 대한 X 및/또는 Z 게이트의 고유한 조합이 트리거됩니다. 측정 결과를 얻고 해당 경우를 결정하고 이에 따라 작동하는 것은 제어 하드웨어에 의해 실시간으로 수행되며, 고정된 추가 지연이 발생합니다. 우리는 제로-노이즈 외삽 및 계단식 동적 디커플링을 사용하여 이러한 지연으로 인한 오류를 완화하고 억제합니다 (오류 완화된 양자 회로 스위치 지침 섹션 참조 [cite: Sec10]). 우리는 |G⟩의 SWAP, LOCC 및 LO 구현을 헤비-헥사고날 토폴로지를 따르는 세 개의 레이어에 배열된 112개의 CNOT 게이트만 요구하는 G′ = (V, E′)에서 하드웨어 네이티브 그래프 상태로 벤치마킹합니다. 이 회로는 장거리 게이트를 제거한 것입니다. 즉, E′ = EE . |G′⟩를 준비하는 회로는 장거리 에지 Elr를 생성하기 위해 추가로 262개의 CNOT 게이트를 요구하며, 이는 측정된 안정자의 값을 크게 감소시킵니다 (그림 [cite: Fig2]b–d). 대조적으로, Elr의 에지에 대한 LOCC 및 LO 구현은 SWAP 게이트를 필요로 하지 않습니다. 절단된 게이트에 관여하지 않는 노드의 노드 및 에지 안정자 오류는 삭제된 에지 벤치마크와 매우 유사합니다 (그림 [cite: Fig2]b,c). 반대로, 가상 게이트에 관련된 안정자는 삭제된 에지 벤치마크 및 SWAP 구현보다 오류가 적습니다 (그림 [cite: Fig2]c, 별표). 전반적인 품질 지표로, 우리는 먼저 노드 안정자에 대한 절대 오류 합, 즉 ∑ |S − 1|을 보고합니다 (확장 데이터 표 [cite: Tab1]). 대규모 SWAP 오버헤드가 44.3의 절대 오류 합을 유발합니다. 삭제된 에지 벤치마크의 13.1 오류는 네 개의 절단에 있는 여덟 개의 노드에 의해 지배됩니다 (그림 [cite: Fig2]c, 별표). 대조적으로, LO 및 LOCC 오류는 MCM의 영향을 받습니다. LOCC가 LO보다 1.9의 추가 오류는 텔레포테이션 회로 및 절단된 벨 쌍의 지연 및 CNOT 게이트에 기인한다고 생각합니다. SWAP 기반 결과에서는 99% 신뢰 수준에서 116개의 에지 중 35개에서 얽힘을 감지하지 못합니다 (그림 [cite: Fig2]b,d). LO 및 LOCC 구현의 경우, 모든 에지에서 G에 걸쳐 이분 얽힘 통계를 99% 신뢰 수준에서 감지합니다 (그림 [cite: Fig2]e). 이러한 지표는 가상 장거리 게이트가 SWAP으로 분해된 것보다 더 작은 오류를 가진 안정자를 생성함을 보여줍니다. 또한, 얽힘 통계를 검증할 수 있을 만큼 분산을 낮게 유지합니다. lr i∈V i 두 개의 QPU를 하나로 작동 이제 우리는 127개의 큐비트를 가진 두 개의 이글 QPU를 실시간 클래식 연결을 통해 단일 QPU로 결합합니다. 장치를 단일, 더 큰 프로세서로 작동시키는 것은 병합된 QPU에 걸쳐 실행되는 양자 회로를 실행하는 것을 포함합니다. 병합된 QPU에서 동시 실행되는 유니터리 게이트 및 측정 외에도, 우리는 두 장치에 걸쳐 있는 큐비트에 작용하는 게이트를 수행하기 위해 동적 회로를 사용합니다. 이는 시스템 전체에 걸쳐 측정 결과를 수집하고 제어 흐름을 결정하는 데 필요한 물리적으로 분리된 장치 간의 긴밀한 동기화 및 빠른 클래식 통신에 의해 가능합니다. 우리는 그림 [cite: Fig3]에 나와 있는 것처럼 두 QPU를 통과하는 헤비-헥사고날 링으로 구성된 134개의 큐비트에 걸쳐 그래프 상태를 엔지니어링하여 이 실시간 클래식 연결을 테스트합니다. 이러한 링은 2-레벨 시스템 및 판독 문제로 인해 문제가 되는 큐비트를 제외하여 고품질 그래프 상태를 보장하기 위해 선택되었습니다. 이 그래프는 3차원에서 링을 형성하며 LO 및 LOCC로 구현하는 네 개의 장거리 게이트가 필요합니다. 이전과 마찬가지로, LOCC 프로토콜은 절단 게이트당 두 개의 추가 큐비트를 절단된 벨 쌍에 대해 필요로 합니다. 이전 섹션과 마찬가지로, 우리는 두 QPU를 가로지르는 에지를 구현하지 않는 그래프에 대한 결과를 벤치마킹합니다. 두 장치 간에 양자 링크가 없으므로 SWAP 게이트를 사용한 벤치마킹은 불가능합니다. LO 및 LOCC로 그래프를 구현할 때 99% 신뢰 수준에서 모든 에지가 이분 얽힘 통계를 나타냅니다. 또한, LO 및 LOCC 안정자는 장거리 게이트에 영향을 받지 않는 노드에 대해 삭제된 에지 벤치마크와 동일한 품질을 가집니다 (그림 [cite: Fig3]c). 장거리 게이트에 영향을 받는 안정자는 삭제된 에지 벤치마크에 비해 오류가 크게 감소합니다. 노드 안정자에 대한 절대 오류 합 ∑ |S − 1|은 삭제된 에지 벤치마크, LOCC 및 LO에 대해 각각 21.0, 19.2, 12.6입니다. 이전과 마찬가지로, LOCC가 LO보다 6.6의 추가 오류는 텔레포테이션 회로 및 절단된 벨 쌍의 지연 및 CNOT 게이트에 기인한다고 생각합니다. LOCC 결과는 실시간 클래식 링크로 연결된 두 개의 하위 회로가 두 개의 별도 QPU에서 실행될 수 있는 동적 양자 회로를 보여줍니다. LO 결과는 하위 회로를 연속적으로 실행할 수 있으므로 런타임이 2배 증가하는 단일 장치에서 127개의 큐비트로 얻을 수 있습니다. i∈V i , 3차원으로 표시된 주기적 경계를 가진 그래프 상태. 파란색 에지는 절단된 에지입니다. , 254개의 큐비트로 단일 장치로 작동하는 두 개의 이글 QPU의 커플링 맵. 보라색 노드는 의 그래프 상태를 형성하는 큐비트이고 파란색 노드는 절단된 벨 쌍에 사용됩니다. , , LOCC (실선 녹색) 및 LO (실선 주황색)로 구현된 안정자 ( ) 및 에지 증명자 ( )의 절대 오류와 삭제된 에지 벤치마크 그래프 (점선 빨간색)의 오류. 와 에서 별표는 절단에 영향을 받는 안정자 및 에지 증명자를 나타냅니다. 와 에서 회색 영역은 각각 절단된 노드 안정자 및 에지 증명자에 해당하는 확률 질량입니다. 와 에서 LO 구현이 삭제된 에지 벤치마크보다 우수함을 관찰합니다. 이는 데이터가 벤치마크 및 LOCC 데이터와 다른 날에 측정되었기 때문에 더 나은 장치 조건 때문이라고 생각합니다. a b a c d c d c d c d c d 토론 및 결론 우리는 LO 및 LOCC로 장거리 게이트를 구현합니다. 이러한 게이트를 사용하여 103개의 노드로 된 평면 격자에 주기적 경계 조건을 엔지니어링하고 두 개의 이글 프로세서를 실시간으로 연결하여 134개의 큐비트에 걸쳐 그래프 상태를 생성하여 단일 칩의 능력을 넘어섭니다. 여기서는 동적 회로의 확장 가능한 특성을 강조하기 위해 그래프 상태를 애플리케이션으로 구현하기로 선택했습니다. 우리의 절단된 벨 쌍 팩토리는 ref.에 제시된 LOCC 방식을 가능하게 합니다. LO 및 LOCC 프로토콜 모두 하드웨어 네이티브 벤치마크와 밀접하게 일치하는 고품질 결과를 제공합니다. 회로 절단은 측정된 관측량의 분산을 증가시킵니다. 증명자에 대한 통계 테스트에서 알 수 있듯이 LO 및 LOCC 방식 모두에서 분산을 제어할 수 있습니다. 측정된 분산에 대한 자세한 토론은 보충 정보 [cite: MOESM1]에서 찾을 수 있습니다. QPD로 인한 분산 증가는 연구가 현재 샘플링 오버헤드를 줄이는 데 초점을 맞추는 이유입니다. 최근에는 여러 개의 두 큐비트 게이트를 병렬로 절단하면 LO QPD가 LOCC와 동일한 샘플링 오버헤드로 최적화된다는 사실이 밝혀졌지만, 추가 앵실라 큐비트와 재설정이 필요할 수 있습니다. LOCC에서는 QPD가 벨 쌍을 절단하기 위해 필요합니다. 이 비용이 많이 드는 QPD는 여러 칩에 얽힘을 분배함으로써 제거될 수 있습니다 (즉, 샷 오버헤드 없음). 가까운 미래에는 기존 케이블을 통해 마이크로파 영역에서 게이트를 작동시키거나, 장기적으로는 광-마이크로파 변환을 통해 수행될 수 있습니다. 얽힘 분산은 일반적으로 노이즈가 많으며 비최대 얽힘 상태를 초래할 수 있습니다. 그러나 게이트 텔레포테이션은 최대 얽힘 자원을 필요로 합니다. 그럼에도 불구하고, 비최대 얽힘 상태는 QPD의 샘플링 비용을 낮출 수 있으며, 비최대 얽힘 상태의 여러 복사본은 양자 회로 실행 중 또는 재설정 시 최대 250μs까지 될 수 있는 연속 샷 사이의 지연 동안 텔레포테이션을 위해 순수 상태로 증류될 수 있습니다. 이러한 설정과 결합하면, 우리의 오류 완화 및 억제된 동적 회로는 회로 절단의 샘플링 오버헤드 없이 모듈식 양자 컴퓨팅 아키텍처를 가능하게 할 것입니다. 응용 프로그램 설정에서 회로 절단은 해밀토니안 시뮬레이션에 이점을 줄 수 있습니다. 여기서는 회로 절단의 비용이 절단된 결합의 강도에 시간의 진화 시간을 곱한 것에 지수적으로 비례합니다. 따라서 이 비용은 약한 결합 및/또는 짧은 진화 시간에 대해 합리적일 수 있습니다. 또한, ref.에 제시된 LO 방식은 해밀토니안 시뮬레이션에서 앵실라 큐비트를 요구하며, 이는 동일한 결합이 트로터식 시간 진화에서 여러 번 절단되는 경우 동적 회로를 통해 재설정을 요구할 것입니다. 회로 절단은 와이어와 게이트 모두에 적용될 수 있습니다. 결과 양자 회로는 유사한 구조를 가지므로 우리의 접근 방식은 두 경우 모두에 적용 가능합니다. 우리의 실시간 클래식 링크는 장거리 게이트를 구현하고 분리된 양자 프로세서를 클래식하게 커플링합니다. 우리가 제시하는 절단된 벨 쌍은 우리의 작업을 넘어서는 가치를 가집니다. 예를 들어, 이러한 쌍은 동적 회로에 의존하는 측정 기반 양자 컴퓨팅에서 회로를 절단하는 데 직접 사용할 수 있습니다. 이는 LO를 사용하여 달성할 수도 있으며, 그 결과는 동적 회로를 가진 우리의 것과 동일한 실행 설정이 될 것입니다. 또한, 계단식 동적 디커플링과 제로-노이즈 외삽의 조합은 피드포워드 연산의 긴 지연을 완화하여 동적 회로의 고품질 구현을 가능하게 합니다. 우리의 작업은 분산 초전도 양자 컴퓨터를 위한 트랜스파일러가 고려해야 하는 잡음원, 예를 들어 지연 중에 발생하는 ZZ 크로스토크에 대한 통찰력을 제공합니다. 요약하면, 우리는 실시간 클래식 링크에 의해 활성화되는 오류 완화된 동적 회로를 사용하여 여러 양자 프로세서를 하나로 사용할 수 있음을 시연합니다. 방법 회로 절단 양자 회로의 게이트는 밀도 행렬 ρ에 작용하는 양자 채널입니다. 단일 양자 채널 𝒯는 I 양자 채널 𝒯 에 대한 합으로 표현하여 절단하며, 이는 QPD를 초래합니다 i 채널 𝒯 는 𝒯보다 구현하기 쉽고 LO 또는 LOCC (그림 [cite: Fig1])로 구성됩니다. 일부 계수 a 가 음수이므로, 확률 분포 P = |a |/γ에 대한 유효한 확률 분포를 복구하기 위해 γ = ∑ |a | 및 P = |a |/γ를 도입합니다. 여기서 γ는 QPD가 실제 확률 분포에서 벗어나는 정도를 나타내며, 따라서 QPD를 구현하기 위해 지불해야 하는 비용입니다. QPD 없이 관측량은 Ô = ∑ a Ô 로 추정됩니다. 그러나 이 QPD를 사용할 때, 우리는 i i i i i i i i i i i QPD 추정기 ⟨O⟩ 의 분산은 비절단 추정기 ⟨O⟩의 분산보다 γ 배 더 큽니다. n > 1개의 동일한 채널을 절단할 때, 각 개별 채널에 대한 QPD의 곱을 취하여 추정기를 구축할 수 있으며, 이는 γ 재스케일링 계수를 초래합니다. 분산의 이러한 지수적 증가는 측정된 샷 수의 해당 증가로 보상됩니다. 따라서 γ 은 샘플링 오버헤드라고 하며, 회로 절단은 드물게 사용되어야 함을 나타냅니다. LO 및 LOCC 양자 채널 𝒯 및 그 계수 a 에 대한 세부 정보는 각각 'LO로 구현된 가상 게이트' [cite: Sec8] 및 'LOCC로 구현된 가상 게이트' [cite: Sec9] 섹션에 제공됩니다. QPD 2 2n 2n i i LO로 구현된 가상 게이트 여기서는 LO로 가상 CZ 게이트를 구현하는 방법을 논의합니다. ref.을 따르며, 따라서 각 절단된 CZ 게이트를 로컬 연산과 6개의 서로 다른 회로에 대한 합으로 분해합니다. 여기서 vZ는 가상 Z 회전입니다. CZ 앞에 있는 2라는 숫자는 가독성을 위한 것입니다. 가능한 6개의 회로 각각은 1/6의 확률로 가중치가 부여됩니다 (확장 데이터 그림 [cite: Fig4]). (I + Z)/2 및 (I - Z)/2 연산은 각각 |0⟩⟨0| 및 |1⟩⟨1| 투영기에 해당합니다. 이는 MCM 및 클래식 후처리로 구현됩니다. 더 구체적으로, LO QPD로 관측량 ⟨O⟩ = ∑ a ⟨O⟩ 의 기대값을 계산할 때, MCM 결과가 0과 1일 때 기대값 ⟨O⟩ 에 각각 1과 -1을 곱합니다. i i i i 본문에서 그래프 상태를 LO로 구현하는 실험에서는 Rz 게이트와 MCM으로 구성된 6개의 회로로 CZ 게이트를 구현합니다. 따라서 LO로 4개의 CZ 게이트를 절단하려면 6 = 1,296개의 회로가 필요합니다. 그러나 그래프 상태의 노드 및 에지 안정자는 최대 가상 게이트의 라이트 콘 내에 있으므로, 대신에 각 기대값에 대해 36개의 LO 회로만 필요한 두 개의 QPD를 병렬로 구현합니다 (I = 6 = 36). 일반적으로 QPD에서 샘플링하면 γ = 9의 오버헤드가 발생하며, 여기서 I는 QPD의 회로 수이고 a 는 QPD 계수입니다. 그러나 LO QPD는 36개의 회로만 포함하므로 QPD를 완전히 열거하여 36개의 회로를 모두 실행합니다. 완전 열거의 샘플링 비용은 36입니다. 또한, |a | = 1/2 ∀ i = 0, …, I - 1이므로, QPD에서 샘플링하는 것과 완전히 열거하는 것 모두 동일한 샷 오버헤드를 가집니다. 4 2 2 i i 방정식 (3)의 분해는 단일 게이트에 대한 샘플링 오버헤드와 관련하여 최적입니다. 최근, refs.에서는 여러 게이트를 병렬로 절단할 때 LOCC와 동일한 γ 오버헤드를 달성하는 새로운 프로토콜을 발견했습니다. refs.의 증명은 분해의 존재를 보여주는 이론적인 것입니다. LOCC로 구현된 가상 게이트 이제 LOCC를 통해 가상 게이트를 가능하게 하는 동적 회로 구현에 대해 논의합니다. 먼저 동적 회로에 대한 오류 억제 및 완화를 동적 디커플링(DD) 및 제로-노이즈 외삽(ZNE)으로 제시합니다. 둘째, 절단된 벨 쌍을 생성하는 방법론을 논의하고 하나, 둘, 세 개의 절단된 벨 쌍을 구현하는 회로를 제시합니다. 마지막으로, 가상 게이트의 품질을 평가하기 위한 간단한 벤치마킹 실험을 제안합니다. 오류 완화된 양자 회로 스위치 지침 이 작업에서 제시된 모든 양자 회로는 Qiskit으로 작성됩니다. LOCC 회로의 피드포워드 연산은 양
